三星发布3nm GAA工艺 PDK ! 明年可流片，全面超越FinFET
3nm！5月14日，在三星的代工论坛活动中，三星发布了其第一款3nm工艺的产品设计套件（PDK） alpha 0.1版本，旨在帮助客户尽早开始设计工作，提高设计竞争力，同时缩短周转时间（TAT）。这一宣布的特别之处在于，3nm是三星打算推出下一代环绕栅极 Gate-All-Around（GAA）技术以取代FinFET的工艺节点。这个被称为当前FinFET 技术进化版的生产技术，能够对芯片核心的晶体管进行重新设计和改造，使其更小更快。
而根据国际商业战略咨询公司(International Business Strategies) 执行长Handel Jones 表示，目前三星正透过强大的材料研究让晶圆制造技术获得发展。而在GAA 的技术发展上，三星大约领先台积电1 年的时间，而英特尔封面则是落后三星2 到3 年。
与7nm技术相比，三星的3GAE工艺可将芯片面积减少45％，功耗降低50％或性能提高35％。基于GAA的工艺节点有望在下一代应用中广泛采用，例如移动，网络，汽车，人工智能（AI）和物联网。
三星计划通过其3纳米工艺的专有MBCFET™（多桥通道FET）技术为其无晶圆厂客户提供独特的优势。MBCFET™是一种先进的薄而长的线型GAA结构，可堆叠薄而长的纳米片，如纸张，以提高性能和功率效率，以及与pinpet工艺的兼容性。它具有利用技术的优势。
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超越FinFET：GAA
在过去十年中，基于逻辑的工艺技术创新的主要驱动力是FinFET。与标准平面晶体管相比，FinFET在工艺节点减小时允许更好的性能和电压缩放，从而最大限度地减少了晶体管限制的负面影响。FinFET通过在垂直方向上缩放来增加晶体管的沟道和栅极之间的接触面积，与平面设计相比允许更快的切换时间和更高的电流密度。
然而，就像平面晶体管一样，FinFET晶体管最终会达到一个极限点，随着工艺节点的收缩，它们无法伸缩。为了扩大规模，通道和栅极之间的接触面积需要增加，实现这一点的方法是采用Gate-All-Around（GAA）的设计。GAA调整晶体管的尺寸，以确保栅极不仅在顶部和两侧，也在通道下方。这使得GAA设计可以垂直堆叠晶体管，而不是横向堆叠。
基于GAA的FET（GAAFET）可以具有多种形状因子。大多数研究都指向基于纳米线的GAAFET，具有较小的通道宽度并使通道尽可能小。这些类型的GAAFET通常可用于低功耗设计，但难以制造。另一种实现方式是使通道像水平板一样，增加通道的体积，从而提供性能和扩展的好处。这种基于纳米片的GAAFET是三星所谓的多桥通道FET或MBCFET，它将成为该公司的商标名称。
在平面晶体管缩放到22nm/ 16nm左右的情况下，当我们从22nm/ 14nm下降到5nm和4nm时，FinFET是理想的。三星计划在其3nm设计上推出基于纳米片的GAAFET，完全取代FinFET。
3nm PDK
当半导体公司在给定工艺上设计新芯片时，他们需要的工具之一是来自代工厂的设计套件（PDK）。例如，对于在14nm芯片上创建Arm芯片的人来说，他们会调用Arm并要求为三星、台积电或GlobalFoundries提供的Cortex-A55设计套件，该套件已针对该流程进行了优化。对于14nm，这些设计套件非常成熟，根据您是否需要高频率或低功耗优化，Arm可能会提供不同的版本。
然而，对于一个新的工艺技术时，PDK会经历alpha和beta版本。PDK包含流程的设计规则，以及用于实现功耗和性能最佳的优化。
三星在今天推出其第一代3nm alpha版PDK，用于采用MBCFET的第一代3nm工艺。三星将此流程称为“3GAE”流程，这个alpha版本将允许其合作伙伴开始掌握其3GAE流程的一些新设计规则。
三星在其首个3GAE流程中做出了许多承诺。其中一个标题是将工作电压从0.75伏降低到0.70伏。与7nm相比，三星的3GAE工艺旨在将芯片面积减少45％，功耗降低50％或性能提高35％。
三星表示，这些性能数据基于对频率很重要的关键路径使用较大宽度的单元，而对于非关键路径使用较小宽度单元，其中节能是至关重要的。
从中可以看出其中的一些：三星预计其3GAE流程将在2020年首次提供客户流片，2020年末风险生产，2021年末批量生产。
除了3GAE之外，三星已经预测其第二代3nm工艺将被称为3GAP，重点是高性能操作。3GAE将于2021年投入风险生产，大规模生产可能在2022年。
PDK工具和EDA合作伙伴
PDK工具包括SPICE，DRC，LVS，PEX，P-Cell，Fill Deck和P＆RTechfile。EDA合作伙伴包括Cadence，Mentor和Synopsys。(整理自：anandtech、三星官网、technews）