4选1数据选择器设计

接上一篇帖子2选1数据选择器程序设计
在2选1数选器中介绍了Verilog的三种描述方式，见上帖，本次我们设计4选1数选器，其实就是引用2个2选1数选器

新建工程，选择目录，器件，“finish”完成使用Verilog设计文件，file下新建.v设计文件，程序使用如上链接中的第一个程序，行为级描述语言，编译通过后保存。
再给4选1数选器新建工程，选择目录，器件，“finish”完成使用Verilog设计文件，file下新建.v设计文件，程序如下

  1. module mux4_1

  2. (

  3. P,

  4. S,

  5. F

  6. );

  7. input[3:0] P;

  8. input[1:0] S;

  9. output F;

  10. wire[1:0]mwire;

  11. mux2_1 U1(P[0],P[1],S[0],mwire[0]),

  12. U2(P[2],P[3],S[0],mwire[1]),

  13. U3(mwire[0],mwire[1],S[1],F);

  14. endmodule

复制代码

U1-U3引用2选一中的模块。后添加2选1的Verilog程序进4选数选器工程，完成如下

保存，编译如下

使用quartus SIM仿真，功能仿真、时序仿真

对比网上找的4选1数选器真值表输出F代替Y，验证没有问题

RTL门级电路

双击其中一个模块便可进入其内部电路，如mux2_1:U2单元电路

管脚分配

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