了解下DRAM长个啥样~看看跟你有没有眼缘@@

    以前看的古老资料,总是对DRAM感觉神秘,看不懂,后来有机会要用到KGD(Known of Good Die),从而有了深入学习的机会,其实本身所谓的机会也就是只是知道产品需要跟KGD封装到一起,到底怎么通过SOC调用的KGD,其实还是不懂,因为这个就是设计层面的东西,我这个学材料的渣渣怎么都踏入不了电路设计的门槛,所以只能搞搞工艺方面相对容易一些的东西了,不过对DRAM的基本原理还是要去了解一些的,毕竟如果你对它的最基本原理都不了解,又怎么能去逐渐明白为什么CPU都量产5nm了,最先进的DRAM制程却还在10nm量级挣扎呢!
        不过,当我想整理点资料和大家分享的时候,我才发现我们的百度在DRAM基础知识上匮乏到什么程度,无论怎么搜都是那么几个写的有点糙的帖子,真想了解深入一些,恐怕还是必须去专利网站上找点素材,本来这个帖子应该很容易写的,因为之前在公司已经搜了不少例子了,然而公司不能外发资料,没办吧,谁让外面谷歌被禁了呢!不对比是不知道,谷歌上搜DRAM cell一搜一大把,还有youtube视频讲解,这差距,我看没有个几十年是补不上了,这就跟我们才幼儿园,人家已经大学教授一个差距,所以,现在在被老美卡脖子的时候,那些盲目乐观的外行人还是别在那忽悠人了,人家一句话,就算你demo出一样的东西,要制裁你你都没啥办法,都是人家的技术,所以,如何才能弯道超车,我想一定是要另辟蹊径了,把非主流的东西搞出来,就像现在大家搞电动汽车一样,油车搞不过你,电动汽车多下点功夫,还是有些机会的。
      好了,多说无益,书归正传吧!希望我的分享能让更多人窥到一些端倪,也许你就因此爱上这一行,从而走出精彩人生呢!
        前面说到DRAM现在还停留在~10nm线宽的量级上,而主流的CPU 5nm已经量产了,这差距少说也有3代啊!所以要想了解为什么DRAM那么难于缩小,我们首先要了解最简单的DRAM长什么样子,DRAM是怎么样的一种设计理念,接下来,让我们逐层揭开DRAM神秘的面纱!
        DRAM最流行的元包是1T1C结构,就是有一个NMOS和一个电容组成的,链接关系见下图,晶体管的一端与Bitline相连,另一端与电容的一个基板相连,晶体管的栅与Wordline相连,这样的一个基本架构使得当让Wordline是高电平的时候,晶体管打开,Bitline与电容导通,可以读出电容的电位,所以大家可以知道了,晶体管只是一个开关作用,信息是储存在电容上的,读出的电容是高电平,逻辑上就这个元包里存的就是1,如果是低电平,元包里存的就是0,至于电容如何是1还是0,我们这里先不讲,这里要先讲些基本逻辑。

知道了DRAM存储信息的基本单元,接下来就是多个基本单元的阵列化,毕竟单一元包存储的信息太少,我们现在用的各种内存都已经是动辄几个G了,一个bit实在太少了,所以把多个元包排成一行,就是多个单元包都挂在一条bitline上,理论上肯定是挂越多越好,但实际情况是一条bitline挂太多元包,bitline会变得太长,从而导致寄生电容越来越大,结果就是信号从bitline的一端传输到另一端的延时变长,结果就是bitline两端信号同不性太差,影响性能,我们用的内存的基本原则当然是越快越好,挂太多元包到同一条bitline上就会破坏我们的初衷,所以,我们只能忍痛割爱,把bitline控制在一定长度范围以内,所以你要说了,那我要的内存容量还不够该咋办?所以你看我的下图还给你留了一条bitline,你就接着往下面挂好了。

所以,继续往下面一条bitline上挂元包后变成了下图这样。

我们先不要管最右边的辅助电路,我们只看元包,现在是两行n列了,一般肯定还是不够的,所以只能继续增加类似结构,如下图,我们看到,这时候我们的元包更多了,但同样的,辅助电路也double了,这种设计就是每条辅助电路管控相应的2行元包,所以每次能够对元包读写的数量就是两行元包的数量。

如果我们把两个辅助电路互相连在一起,每次读写的数据量也会翻倍,怎么样,有没有点神奇,是不是有点入门了?

所以,你就知道了,继续拓扑下去,就会有更多的元包,从而形成一个阵列,例如下图的示意图,每个交点代表一个元包,从而形成了一个大的阵列,这个阵列的数据存储量一般就是G级别的了,我们把一个这种阵列叫做一个bank,所以你就知道了,我放多个bank就能实现更大的存储量。

所以就有了bank0/1/2/3……,这些bank再由一些外围电路控制,就形成了一个完整的DRAM内存。

找了一个好多代以前的DRAM图片,就意思一下,体会一下大概的布局就好了,这个是三星90nm工艺512M的图片,不管怎么发展,这个有4个bank是一目了然吧!中间十字区域是一些接口,主要用的PAD都在中间。

到这里,我们把什么是DRAM简单介绍了一下,应该不太难理解吧!所以各位可能会有疑问了,这架构挺简单的,如何缩小尺寸,增加容量怎么就比CPU难了呢?我可以先说一些,那就实际的阵列与我们刚刚简单讲的阵列是有差异的,而且DRAM的cell(元包)实际上不是一个单一的1T1C,这其中的详细结构才是导致了面积等比例缩小越来越难的根本原因,容我卖个关子,这个手机打字太慢了,我们下次再讲吧!

谢谢大家的阅读,好久没有更新了,我太懒了,以后尽量抽点时间把DRAM, SRAM,3D NAND/eflash的基础知识都讲点,希望尽自己的微薄之力,为祖国的半导体事业添砖加瓦!

最后大家看看DRAM用金属后段做的环形电容的示意图吧!先有个了解,体会一下制作上的难度。

(0)

相关推荐