不管你工艺掌握多少，一定马上要会的技能，WAT/PCM手动测试
对于很多传统行业，如机械，汽车，船舶，钢铁，铸造，冶金，煤炭等等，做的怎么样，做的好坏，基本上用肉眼就可以看的到的，发现问题可以及时纠正，然而，半导体行业却做不到，它属于微电子范畴，并不是“微店”，做微店的出门左转，找你的朋友，推销给他/她比较靠谱，东西好的话，口口相传还是可以做起来的，微电子不同，从第一个晶体管发明到现在，短短的70年时间，半导体行业已经从宏观可见，经历微米量级，再到亚微米，知道纳米量级，现在已经发展到了10nm量产阶段，说半导体行业是朝阳行业可以，毕竟刚开始70年，说它是夕阳行业，也说得通，10nm工艺已经只有世界上介个寡头还能做了，到7nm，5nm甚至更高的级别，恐怕单个公司已经无力支付如此大的研发投入，到时候只能几个公司联合开发了，这个过程会越来越慢，最终“摩尔定律“一定会停止，18寸晶圆到现在都没办法量产就是研发投入过大造成的，同样，到更小的级别的时候，投入产出比过低时，如果还没有其它替代工艺出现，那么，“摩尔定律”终结之日不远了。
有点跑题了，回到微电子工艺过程中部分看得见，部分看不见，基本摸不着这个特点，要监控几百上千步的工艺步骤，就需要一些手段，其中在线一般会有光刻线宽测试，刻蚀线宽测试，套偏测试，薄膜厚度测试，薄膜应力测试，薄膜电阻率测试，薄膜反射率测试，还会有offline的光刻胶的接触角测试，光刻线宽准确与否的比对图形校准，注入计量的监控测试电阻，刻蚀速率的监控，不同膜层刻蚀速率选择比对比，均匀性测试，湿法腐蚀速率测试，栅氧可动离子测试，带掺杂元素的薄膜的掺杂元素含量测试，以及缺陷控制测试等等等等，有点晕是不是没关系，这些都是module工程师的范畴，会分别由各个部门的module工程师负责各自的一块，module工程师其实应该要多了解一些PIE做的事情，自己的module在整个flow中的作用，会对哪些参数其作用，敏感性如何等等，而PIE要了解各个module的东西，因此要求更复杂一些，这些inline/offline的平时多了解些，出问题了知道要查什么就可以了，module要对自己的module严格把控，不要把异常点草草的重测了事，出现异常点除了测试错误其他都有可能是设备除了问题造成的，要有这种觉悟才不会犯错误，否则早晚要中招的。
以上简单提一下在线测试，下面我们讲今天的重点，WAT/PCM测试，这个是单个器件的电参数测试，可以反映在线工艺的正常与否，设置合理的测试结构（Test key），然后再所有工艺结束后进行WAT/PCM测试，将所有器件测试完成，然后生成一个测试通过与否的报表，作为衡量该产品是否可以出货的依据，一般工厂里都会这样一套系统，用这套系统可以实现将晶圆上的Test Key用指定的探针卡，在测试机台上测试各种测试图形的电学参数，然后将测得的数据上传到EDA服务器，工程师可以通过EDA软件将测得的数据按不同工艺，不同产品，不同参数拉出n张图，每张图包含所有测过的不同批次的同一个参数的长期trend，如果其中有些参数的trend发生了shift，甚至超出了规范，作为工程师，首先就需要去验证测试数据的真实与否，因为有时候设备出问题也会造成测试数据的异常，因此，必须掌握用手动探针台测试各种WAT/PCM测试项目的方法，下面开始一 一说明。
WAT常见集中器件结构：
sheet resistance
Capacitor
MOS device
Field Device
Bipolar
Gate oxide
Rule check
（一）Sheet Resistance：电阻
1. Van Der Pauw Resistance (VDP RES) : 4端正方形结构，理论上消除线宽影响（实际在工艺异常时也会稍微有些波动），测试方法是在其中2端加电流I，测另外两端电压差V，RES=4.532* V/I, 一般对于注入结构都会既绘制VDP结构，也绘制长条状结构，共同监控注入本身和线宽对电阻的影响，两种结构，VDP结构变化，则是注入本身问题，如果VDP变化非常小，而条电阻变化大，则考虑线宽影响更大，关注的重点应放在对应的光刻即刻蚀（涂胶，曝光，显影，刻蚀），查inline线宽测试，差涂胶，显影是否异常，以及刻蚀是否异常， 除了注入结构，关键层次如POLY也会绘制VDP结构。
2. Line Structure resistor：
（1）Kelvn RES: 4端结构，但是4端不等效，加电流 I 的两端一端是电阻一端，另一端要经过电阻，然后从另一端出，测电压差V的两端换做另两端，并且 RES=V/I， 不再有系数。
（2）2端条电阻：推荐一端扫电压，另一端测电流法，可以测到一条通过原点的直线，之所以推荐电压法，是因为有时候电阻有问题时，可以看到电阻曲线是否异常，如果只给一个电流，测到一个值，没有多少意义。
3.Contact Resistance:接触电阻
（1）Single window KELVIN Contact RES：
Kelvin接触电阻结构是两端是metal线，另2端是另外一种物质，如注入结构，poly结构，测试方法是在metal端和另一端物质两端加电流 I ， 测量另外2端的电压差V，Rc=V/I，这个结构如果异常，请参考对应的孔链结构如果孔链结构未变，说明接触的下边物质无异常，是接触界面问题，如果孔链结构异常，说明是接触问题，FA分子确认失效是孔小，还是metal step coverage不好等；
（2）Contact Chain Resistance：孔链电阻
示意图见下图，电流从metal上流入，经过孔，流入下面接触的物质，再从孔流出到metal，以此类推，知道流完全部孔，最后从metal出，这个过程中，电流既要经过下面层次的电阻，又要经过孔，因此计算接触孔链电阻时，理论上要去掉下层流经的电阻，实际计算时一般直接除以接触孔的个数做近似处理，因为接触电阻很大，孔的个数很多，而下层物质电阻比较小，同时忽略电阻更小的metal电阻，即，Rc=V / I / N；
接触孔链结构异常时，可能引起的因素比较多一些，常见的有: metal step coverage差到断在孔里，孔线宽小了，单个或者部分孔缺失，salicide异常，RTP异常，下层结构异常，低端结构孔是ISO ANISO刻蚀方法，其中一步异常，即孔profile异常，W塞结构可能是W未填满，出现大裂缝等等，metal异常也会造成孔链结构异常，还有一种是测试问题，需要手动测试验证，另外，溅射前的自然氧化层为去干净，溅射前清洗异常都会造成孔异常，可见孔是多么关键重要的一个步骤，它是承下，接上的唯一结构，一旦它没有做好，整个工艺就会失效，一般如果孔链电阻异常，又无法明显发现问题的，可以通过OBIRCH或者Voltage Contrast方法发现异常位置，然后通过截面确认异常点，再去改善工艺。
（二）Capacitor：电容
电容是2端结构，用测试电容的程序测试即可，注意，对于电容的一端是注入结构的MOS结构的，一定要让注入结构工作在积累状态，即，如果是N型注入结构，上端要加“负”电压，如果是P型注入结构，则加“正”电压，这个与测试CMOS的VT时GATE上加的方向相反，因为CMOS要工作在表面耗尽再反型状态。
电容的击穿电压与漏电也比较简单，只是一端接地，另一端扫描电压，读1uA下的电压记为击穿电压，读某个电压下的电压即为漏电。
PIP电容、MIM电容加测试方法两端对等。
电容结构一般不容易失效，但如果是E2工艺，浮栅结构的控制比较关键，E2的浮栅要经常发生电子穿入，穿出动作，如果浮栅质量不过关，E2器件很容易失效，一般要进行测试TDDB（Time Dependence Dielectric Breakdown），即介质层的经时击穿，简单的测试方法是，测试在某个电压下是否击穿（比击穿电压低一点点），如果直接电流超规范，则属于早期失效，直接退出测试没如果没有fail，则进入下一步，在这个电压下测试一端时间直到失效，并计算这段时间，与标准满足要求的时间做比对，高于规范时间则pass，低于规范时间则fail，当TDDB结构出现大批量失效点时，说明此时浮栅结构属于很不好的状态需要查找浮栅工艺附近异常工艺 站点，并做出优化。
（三） MOS Device： 以NMOS为例，PMOS电压加反即可，示意图如下
MOS结构由4端组成，Gate，Drain，Source， Substrate
NMOS的测试方法是以NMOS的工作原理为基础的，CMOS的工作原理后面会讲到，这里只是提出测量方法，并简单提一下工作过程；
一般LV器件Drain和Source端可互换，测试方法如下：
（1）VT测试：线性区，最大跨导Gmmax外推法
Drain端加电压0.1V，Source和Substrate都接地，Gate扫描电压0~3V,
Vt就是最大Gmmax时，在Id线上点做切线，切线与Gate的交点，的Gate端电压减去0.05V，获得这样一张曲线图。
影响VT的工艺步骤太多了，这里简单提一下，具体分析，后面有机会专门讲一次，常见影响因素包括: 阱注入，gate oxide，VT调节注入，contact孔，源漏注入，LDD注入，gate线宽/profile，gate metal，表面沾污等等。
（2）BVds测试：测试条件参考上表条件，说明一点，测试的时候将Gate，Sub，Source，Drain电流全部显示出来，正常情况Drain电流与Source电流基本相等，异常时可能Ig，Ib异常，然后可以去判断是否gate或者LDD异常。
（3）Ioff：漏电其实就是在BVds曲线上，读取某个电压下的电流；
（4）Isub：衬底电流是反应HCI的参数，衬底电流大说明器件hot carrier effect强，长期工作VT会shift，测试方法见上表，测到的曲线见下图， Isub异常，应该查找LDD/Halo implant，spacer是否异常，如果是系统性偏大，则需要优化阱的浓度梯度分布。
（5）Idsat：即饱和电流，需要器件工作在饱和区,LV器件测试条件参考上表Ids测试方法，HV器件Vg和Vds有时会不同，一般会测试Id-Vd曲线，见上图，将sub和Source接地，Vds从0V扫描到Vds，step Vg，0V，1V,2V,3V。。。Vg，然后会测出几条曲线，，最高一条线上读出Vd对应的电流就是Idsat；
饱和电流与Vt基本是反方向，若要调高，可以稍微调低VT，但调低VT会造成漏电和Isub变大，可以调节阱表现浓度，但并不是调阱注入，因为一旦阱注入固定了，一般不去动它，它会牵动太多的变化，可以微调阱注入的阻挡氧化层厚度，稍微调厚，即可以造成阱表面浓度变淡，而整体阱浓度无明显变化，从而使Idsat变大，当然，到了几十纳米范畴，饱和电流的提高已经不能够通过如此简单的方法来提高了，沟道应力诱导载流子速率变大来提高Idsat是现在主流方法了，NMOS通过做Ge外延方法提高电子速率，PMOS通过表面SI3N4应力层来提高沟道区应力来增加空穴速率，这个也是高级内容，以后讲。
（6）VT1:饱和VT：根据不同工艺，Vd给一个大一些的电压，任然扫描Vg，将Vs，Vsub接地，读出Id=1um或者0.1um下 的Vg就是Vt1，看情况，也可以Vd和Vg一起扫电压，然后读1um下Vg；
（四） Field Device：不同工艺测试方法略有不同，测试field Device的VT时，可以Gate和Drain一起扫也可以给Drain一个比较大的电压，然后扫描Gate电压，同时Vs=Vsub=GNG,读Id=1uA下的Vg；
漏电测试则要Gate和Drain一起扫，读某个电压下的Id；
下图还列了一个Vpt，相当于测试DIBL效应（漏致势垒降低效应），这个有机会再讲吧！今天已经写了太多了。
（五） Bipolar Device
Bipolar器件测试方法比较简单：
（1）HFE（Beta）：放大倍数
正偏BE结，反偏CB结，对应管脚电压要相应作出大小调整，给Base灌电流HFE=Ic/Ib，可以读不同Ib下的HFE做对比。越接近1，说明器件做的越好；
（2）BVCBO, BVCEO,BVEBO：没有出现的一端不接，出现的2端，在前面的一端扫电压，读对应端电流1uA下的电压即为对应的BV值。
（3）Ic-Vc曲线：step Ib，VCE扫描0-5V，测量曲线如下图。
（六）Gate oxide：前面在浮栅已经基本讲到了，这里就不讲了。
（七）Rule Check：一般是POLY/Melal COMB结构
metal间距或者POLY间距按design rule最小尺寸绘制，下层往往会放一些可能出现的结构，如有源区，metal下会放poly；
测试方法比较简单，一端接地，另一端扫描电压，如0-5V，读电流，一般电流在nA级别即认为正常，如果出现微安即更大的电流，说明有漏电，需要确认工艺问题，可能是线宽偏大，可能是没有刻干净，也可能是沾污。
好了，基本上常出现的结构都讲到了，功率高压器件一般是Gate和Drain端给的电压更高，测量VT时也会在更大的电流下读Gate电压，并需要测量饱和压降，以及击穿电压，由于高的击穿电压需要特殊测试装备，这里暂时不讲，只要能实现，也就是2根针接上2个PAD的问题。
今天就到这里，通过测试，可以确认机器测得是否正确，也可以通过测量不同结的BV来判断是否某个结构异常，这个测多了可以自己多尝试不安常规方法来测试，不同结之间都可以测量击穿电压，通过曲线来判断是否结正常，从而帮助判断器件哪里出了问题，反推向工艺中，找出可能的工艺步骤，然后再一个个排除，直到找到root cause，然后加以确认及工艺改善，初学者一定要会测量WAT参数，这是一个基本技能，而且要数量测量，这样才不会在出问题的时候手忙脚乱，另外，TD工程师还需要为提模型做准备数据，他们要测量的曲线多得多，各种宽长比的器件都要测量，更要熟练测量，会测试也基本上有了一个生存的小技能哦~
好了，今天就到这里，大家没事的时候找废片多测量熟悉一下，加深印象吧！