热载流子效应 Hot carriers and LDD
摘要：
随着芯片尺寸的减小，芯片的供电电压、工作电压并没有相应减少很多，所以相应的电场强度增加了，导致了电子的运动速率增加。当电子的能量足够高的时候，就会离开硅衬底，隧穿进入栅氧化层，从而改变阈值电压。这种效应会增加NMOS的阈值电压，减小PMOS的阈值电压。并影响其它的参数包括VT、gm，St，Idsat等，并产生长期的可靠性问题。
热载流子现象会导致MOS特性的退化，有两个模型来说明这个问题。
解决热电子现象的方法主要从以下三个方面入手：1、对源漏采用特殊工艺从而使电场的尖峰变圆，从而减少热电子现象。2、在深亚微米工艺中，降低供电电压。3、增强栅氧、Si-SiO2界面对热电子的抵抗力。
热载流子效应的产生
随着芯片尺寸的减小，芯片的供电电压、工作电压并没有相应减少很多，所以相应的电场强度增加了，导致了电子的运动速率增加。当电子的能量足够高的时候，就会离开硅衬底，隧穿进入栅氧化层。下图显示了热载流子的产生和由此产生的电流的组成。这种效应会增加NMOS的阈值电压，减小PMOS的阈值电压。会导致MOS特性的退化，影响的参数包括阈值电压VT、跨导gm，亚阈值斜率St，饱和电流Idsat等，并产生长期的可靠性问题。
热载流子效应的产生主要受到水平方向的电场强度的影响，其中在水平方向，电场强度最大的地方就是在沟道区靠近漏极的地方。MOS管漏极附近饱和工作状态下的最大横向电场为：
Emax=(Vds-Vdsat)/l
通过测量各种不同栅氧化层厚度、结深和衬底浓度的NMOS，可以得到l的经验表达式：
l=0.22Tox1/3 Xj1/2 Tox>=15nm
l=0.017Tox1/8 Xj1/3L1/5 Tox<15nm，L<0.5μm
其中Tox是栅氧厚度，Xj是源漏LDD区的结深。
当横向电场超过极限值，沟道中的电子获得足够的动能变得极“热”，要使一个电子成为热电子，其电场强度必须达到104V/cm，在沟道长度<=1μm时，这是很容易达到。当电子的动能超过电离能1.5eV, 就能碰撞产生电子-空穴对，并形成正反馈产生更多的电子-空穴对，当动能大于Si-SiO2的势能时（~3.1eV），这些热载流子会进入栅氧。
热载流子所引起的衬底电流：
衬底电流和器件的长期退化有关，它可预测器件的寿命。衬底电流Isub也会影响器件工作。
如果MOS管的沟道中的电子获得了大于1.5eV的能量，电离作用可使它们和晶格相碰撞。碰撞会产生电子空穴对，它们的数量和相应的电场强度（1/Emax）的指数成正比。由此产生的电子会被吸引至漏极（由此增加漏电流）或者得到了足够的能量后注入氧化层。由此产生的空穴进入衬底，形成寄生衬底电流Isub。这种衬底电流和由p-n结雪崩击穿所形成的电流不同，因为它的电流要远小于漏电流。Isub可归结为低层次的雪崩倍增效应。
Isub可带来以下问题：
1、如果组成Isub的部分空穴被源极收集，所形成的空穴电流会在衬底材料上产生约0.6V的电压降，衬底-源pn结会导通，电子从源注入进衬底，就象npn管电子从发射极注入进基极。这些额外的电子，在它们到达源极的过程中获得了足够的能量，又形成电离碰撞，产生新的电子空穴对。这样形成一个正反馈，在漏电流超过一定值时这样的正反馈将保持下去。这样会形成“负阻”击穿。
2、过量的衬底电流Isub会引起闭锁效应。
3、当一些空穴在经过漏-衬底耗尽区时被加速，会获得足够能量，在远离漏极区域形成二次碰撞电离。由此产生的电子会逃离漏极电场，而被芯片的其它分枝所收集。这会引起DRAM动态电路中的贮存时间降低。有报导说这些电子电流比电离碰撞产生的衬底电流小10E-4倍。
4、如果芯片有衬底电路，随着Isub的增加，负的偏置输出会变小。
衬底电流Isub可用来监控器件受热载流子影响的退化程度，并预测器件的寿命。其原因是器件退化和Isub都受一个共同的力的作用，即横向最大电场Eymax。
热载流子的器件退化模型：
总的来说，在栅氧或Si-SiO2界面形成的负电荷，能导致热载流子从硅界面注入氧化层。这些电荷对阈值电压表达式中的项Qtot起作用。而且，在NMOSFET中，随着器件工作时间的加大，所引起的热载流子效应会使负电荷积累，使N沟道器件的Vt值向正值漂移，从而使漏电流Id和跨导gm减小。驱动电流降低，会降低器件速度，Vt漂移会使转换特性和线性电路偏置值漂移。
两种热载流子器件退化的模型。
（1） Si-H键分裂模型：
该模型认为：界面态的产生引起了器件退化。
在NMOSFET中，如果Vgs<Vds, 尽管有相反电场的存在，热电子还能轰击Si-SiO2界面，使界面的化学键断裂。最容易断裂的键为Si-H键（由高能电子引起Si-H键断裂已由实验证实）。这样的界面Si-H键可以在BPSG回流、CVD SiN或在H2气氛中合金等工艺步骤中形成。Si-H键的强度为0.3eV, 打开Si-H键所需的能量为Si-SiO2势垒高度（约3.2eV）加上Si-H键强度0.3eV。而热电子可获得约4.0eV的动能以打开Si-H键，带来界面陷阱。在Si-SiO2界面由此形成的3阶硅原子成为电子陷阱。如果由Si-H键分裂出H原子而被俘获的电子所充满，那么这一面就带负电荷。随着时间的增加，由于热载流子的作用，这些负电荷就会在Si-SiO2界面积累。
（2） 热空穴和热电子陷阱模型：
该模型认为：热空穴和热电子都引起器件退化。
在SiO2薄膜中存在中性陷阱中心，这些陷阱位于距界面数十纳米的范围内。这些陷阱中心起初只能俘获注入氧化层的空穴。这些空穴使陷阱中心带正电荷。这些正电荷的密度随着热载流子效应而增加。由于它们带正电荷，所以会吸引电子。这种吸引电子的作用带来两种结果。一是这些陷阱中心又回到中性态；二是在测量跨导时由于吸引负电荷的作用产生了界面态。这些界面态是热载流子作用的结果。
热载流子对器件性能的损害：
阈值电压的漂移：
由于热载流子注入到栅氧，一部分到达栅极，形成栅电流；另一部分注入到栅氧的陷阱电荷中，这部分陷阱电荷对阈值表达式中的固定电荷项起作用，并随时间而积累。这样，阈值电压就会产生永久性的漂移。
对其它性能的影响：
首先，饱和电流会下降；第二，由于衬底电流的增加，跨导会降低；第三，随着陷阱电荷的积累，器件寿命将缩短。
解决热电子效应的方法：
一、对漏端采取特殊工艺以使电场的尖峰变圆
有以下几种结构
1、 Phosphorus-Drain结构
这种结构是最简单的一种器件，方法就是把漏端的杂质砷换成磷，因为磷的扩散比砷快，所以其横向扩散也比较大，因此增加了沟道到漏端的耗尽区，由此降低了最大横向电场强度，从而减少了热电子效应。
但是这种方法的缺点非常明显，为了使源漏的电阻比较小，磷注入的剂量必须在1E15以上，因此器件的Isub比砷注的要小一个数量级，另外短沟道效应也很严重，这种方法在栅的长度小于1.3μm的NMOS中就不适用了。
2、 双扩散漏端（Double Diffused Drain,DDD）
这种方法是上一种方法的改进，采用注入两种杂质的方式，注入高剂量的砷和注入中剂量的磷，然后一起扩散。这种方法和上一种方法比能够改善Isub，同时又不需要增加很多工艺复杂度。不过这种方法很难形成浅结，因此对于减少Emax的作用有限。对于栅的长度小于1.25μm的NMOS中就不适用了。但是这种方法是一种很好的思路，在以后的LDD结构中也有所借鉴。
3、 轻掺杂漏端（LDD）
在栅的长度小于1.25μm的5V-NMOS中，使用最广泛的器件结构就是轻掺杂漏端结构，简称LDD。
形成LDD的工艺流程见下图。在完成多晶栅极的定义之后，首先进行一次低剂量低能量的注入，形成轻掺杂区，然后CVD淀积一层SiO2，接下来用反应离子刻蚀（RIE）去除SiO2，由于反应离子刻蚀的特点，如果控制得当的话，正好能够把源漏区的SiO2刻蚀干净，而栅极两侧留下侧墙，最后再进行大剂量的源漏注入（或者是金属硅化物工艺）形成源漏端。
LDD能够减少Emax是因为在n-区域漏端电压下降。最简单的估计LDD结构中Emax减小的定量模型是假设在LDD中的n-区域，电压下降的越大越好。因此，假设水平电场在长度为Ln-的n-区域都等于最大电场Emax，可以得到：
Emax（LDD）=（VDS-VDSAT-EmaxLn-）/0.22Tox1/3Xj1/3
由此可以算出Emax（LDD）=（VDS-VDSAT）/（0.22Tox1/3Xj1/3+Ln-）=（Vds-Vdsat）/l’
不过实际上在n-区域，电场并不会完全相等。不过，从上面的式子还是能够看出LDD结构能够降低Emax。不过由于引入了n-区域，LDD结构也会使串联电阻增大，从而导致驱动电流减小。所以LDD的工艺参数必须仔细优化易获得最佳的器件性能。
在栅长大于1μm的器件中，通常没有必要对于PMOS使用LDD工艺，但是随着线宽的不断缩小，PMOS的热载流子效应也越来越明显了，这就需要对NMOS和PMOS都采用LDD工艺，这就会需要增加光刻次数，从而增加工艺复杂度。
二、增强栅氧、Si-SiO2界面对于热电子注入的抵抗力。
这种方法主要就是提高栅氧的质量。主要的方向有以下几种
1、减少Si-SiO2界面的H和H2O
2、减少金属腐蚀等RIE工艺中对于氧化层的等离子体损伤。
3、采用氮氧化硅代替原来的SiO2做栅氧。
三、减少供电电压，在深亚微米工艺中电压逐步减小，但是考虑到兼容性的问题，电压并不能完全按照线宽的缩小而同步减小。
参考文献
[1] Jan M.Rabaey, Anantha Chandrakasan, Borivoje，数字集成电路——设计透视（第二版），美国，清华大学出版社，2004.3，P.115
[2] StanleyWolf, Tauber R N, Silicon Processing for the VLSI Era-Volume3:The Submicron MOSFET. California, Lattice Press, 1994.