技术 | IC封装知识：晶元级封装技术
作者：童志义(中电科技集团第四十五研究所，北京东燕郊 065021)
传统上，IC芯片与外部的电气连接是用金属引线以键合的方式把芯片上的I／O连至封装载体并经封装引脚来实现。随着IC芯片特征尺寸的缩小和集成规模的扩大，I／O的间距不断减小、数量不断增多。当I／O间距缩小到70 um以下时，引线键合技术就不再适用，必须寻求新的技术途径。晶元级封装技术利用薄膜再分布上艺，使I／O可以分布在IC芯片的整个表面上而不再仅仅局限于窄小的IC芯片的周边区域，从而解决了高密度、细间距I／O芯片的电气连接问题。
在众多的新型封装技术中，晶元级封装技术最具创新性、最受世人瞩目，是封装技术取得革命性突破的标志。晶元级封装技术以晶元为加工对象，在晶元上同时对众多芯片进行封装、老化、测试，最后切割成单个器件。它使封装尺寸减小至IC芯片的尺寸，生产成本大幅度下降。晶元级封装技术的优势使其一出现就受到极大的关注并迅速获得巨大的发展和广泛的应用。在移动电话等便携式产品中，已普遍采用晶元级封装型的EPROM、IPD(集成无源器件)、模拟芯片等器件。采用晶元级封装的器件门类正在不断增多，晶元级封装技术是一项正在迅速发展的新技术。
WLP的最初萌芽是由用于移动电话的低速I／O(low-I／O)、低速晶体管元器件制造带动起来的，如无源的片上感应器和功率传输ICs等，目前WLP正处于发展阶段，受到蓝牙、GPS(全球定位系统)元器件以及声卡等应用的推动，需求正在逐步增长。当发展到3G手机生产阶段时，预计各种各样的手机内容全新应用将成为WLP的又一个成长动力，其中包括电视调谐器(TV tuners)、调频发射器(FM transmitters)以及堆栈存储器等。随着存储器件制造商开始逐步实施WLP，将引领整个行业的模式化变迁。
3 薄膜再分布WL-CSP
一种典型的再分布工艺，最终形成的焊料凸点呈面阵列布局，该工艺中，采用BCB作为再分布的介质层，Cu作为再分布连线金属，采用溅射法淀积凸点底部金属层(UBM)，丝网印刷法淀积焊膏并回流，其中底部金属层工艺对于减少金属间化合反应和提高互连可靠性来说十分关键。
将引线键合焊盘设计再分布成焊球阵列焊盘的缺点是：生产的WLP产品在器件设计、结构或制造成本方面不可能是最佳。但是，一旦证明其技术上可行，那么就可对这种电路重新设计，于是就可以消除外加再分布。这种情况已成共识。为此，特别定义了一种双相判定程序。下一代的变化可能是在芯片最后金属层内集成再分布层，或者是一种用以改进性能的最短信号线的新设计。
重新设计可能需要补充新的软件工具。由于重新设计可消除外加的再分布工序和相关工艺，因此，重新设计的信号、电源和接地线的结构非常低廉。聚合物用于硅片平坦化，对芯片提供必要的保护，以及用作标准的表面涂敖。对于薄膜再分布WLP来说，单层聚合物WLP方法不失为一种成本--效益更佳的设计。
引线键合自50年前诞生以来，一直被认为是一种通用的、可靠的互连技术。但是，随着移动通信、因特网电子商务无线接入系统及蓝牙系统与伞球定位系统(GPS)技术的高速发展，手机已成为高密度存储器最强、最快的增长动力，它正在取代PC成为高密度存储器的技术驱动，对更低成本、更小外形、更高速的器件性能、更长的电池寿命、更好的散热、'绿色'工艺和更高的器件可靠性的需求，使得设计人员把目光投向倒装芯片凸点互连技术，以取代传统的引线键合技术。
铅锡凸点技术发展的关键技术推动力来自持续的器件尺寸紧缩。在130nm技术标准下，约有30%的逻辑芯片需要凸点技术。但是在90 nm技术标准下，这一数据跃升到60%，当发展到了65 nm器件量产制造时，金凸点技术的需求则攀升至80%以上。
WLP以BGA技术为基础，是一种经过改进和提高的CSP。有人又将WLP称为晶元级芯片尺寸封装(WLP-CSP)它不仅充分体现了BGA、CSP的技术优势，而且是封装技术取得革命性突破的标志。晶元级封装技术采用批量生产工艺制造技术，可以将封装尺寸减小至IC芯片的尺寸，生产成本大幅度下降，并且把封装与芯片的制造融为一体，将彻底改变芯片制造业与芯片封装业分离的局面。正因为晶元级封装技术有如此重要的意义，所以，它一出现就受到极大的关注并迅速获得巨大的发展和广泛的应用。
在倒装芯片互连方式中，UBM层是IC上金属焊盘和金凸点或焊料凸点之间的关键界面层。该层是倒装芯片封装技术的关键因素之一，并为芯片的电路和焊料凸点两方面提供高可靠性的电学和机械连接。凸点和I／O焊盘之间的UBM层需要与金属焊盘和晶圆钝化层具有足够好的粘结性；在后续工艺步骤中保护金属焊盘；在金属焊盘和凸点之间保持低接触电阻；可以作为金属焊盘和凸点之间有效的扩散阻挡层；并且可以作为焊料凸点或者金凸点沉积的种子层。
UBM层通常是在整个晶圆表面沉积多层金属来实现。用于沉积UBM层的技术包括蒸发、化学镀和溅射沉积。在高级封装中，无论从成本还是技术角度考虑，晶圆凸点制作都非常关键。在晶圆凸点制作中,金属沉积占到全部成本的50%以上。晶圆凸点制作中最为常风的金属沉积步骤是凸点下金属化层(UBM)的沉积和凸点本身的沉积,一般通过电镀工艺实现。
电镀技术可以实现很窄的凸点节距并维持高产率。并且该项技术应用范围也很广，可以制作不同尺寸、节距和几何形状的凸点，电镀技术已经越来越广泛地在晶圆凸点制作中被采用，成为最具实用价值的方案。
(1)在晶元上蒸发／溅射籽晶导电层(seed conductive layer)的金属层；
(2)在晶元上旋转涂覆一层光刻胶；
(3)光刻电极窗口阵列图形；
(4)通过光刻胶上小孔电镀金属微嵌入体；
(5)去除光刻胶；
(6)刻蚀已暴露的籽晶导电层。
(7)在金属嵌入体上涂覆厚层光刻胶；
(8)套刻出Au凸点；
(9)刻蚀掉部分厚胶，使金属嵌入体的突出部分得以显现；
(10)电镀Au凸点；
(11)在嵌入体顶部淀积一层很薄的Au或Cu层。
共面性是指晶元内所有凸点高度的一致性，它在倒装芯片键合工艺中有着严格的要求。在倒装芯片键合中，凸点的高度变化会导致力的不均匀分布、芯片碎裂和电学开路。对于凸点共面性的典型要求是在整个芯片的凸点的高度差不能大于5μm。
晶圆级工艺技术，如微小间距晶圆凸点、引线焊盘重分布和集成无源元件等为很多应用提供了方便的解决方案。目前，许多IC和MEMS的器件已经应用了这些技术。利用这些技术，可以在晶圆级实现器件封装和测试，再进行其后的切割工序。通常高级封装技术涉及5～100 μm的厚膜工艺，如厚胶旋涂、对表面有较大起伏的厚胶均匀曝光以及获得非常陡峭的厚胶侧壁。等倍式全场曝光系统是一种可以满足这种需求的设备解决方案，其产量高、自对准成本低，在厚膜光刻领域成为投影式步进机最具竞争力的系统。
晶圆级封装工艺包括金属化、光刻、电介质淀积和厚膜光刻胶旋涂、焊料淀积和回流焊接。图形化工艺通常涉及到用几层金属制作用于凸点基础的凸点下金属层(UBM)。凸点和晶圆连接的导电性要很好，钝化层和凸点下金属层需要有很好的附着性。光刻胶图形化的标准工艺流程包括清洗、涂胶、前烘、曝光、后烘、显影和坚膜。每步工艺都需要定义一套参数，这些参数对以后的工序有所影响。光刻胶图形化完成之后，通过电镀或蒸镀方法向空穴里填充焊料或金。下一步就是去除光刻胶，在烤炉内进行回流工艺，将柱状凸点转换成球形凸点。
厚光刻胶涂层将保留在芯片上作为制造金属焊点微模具的掩模。重分布涂层可以改装成凸点版图，或者作为周边焊盘和面积分布焊盘阵列的连线，这些焊盘阵列由5～100 μm厚的具有不同电学、化学、机械和热属性多晶硅膜制成。隔离再分布区域迹线需要具有高强度、高热稳定性和低绝缘系数的材料。这些材料已经研发成功，其中一类材料称为聚酰亚胺(如杜邦公司研制的PI系列)，另外一种绝缘材料是美国道化学公司(Dow chemicals)的苯丙环丁烯(Cyclotene；BCB)。PI和BCB广泛应用于倒装芯片凸点封装及其他封装工艺。
使用厚膜光刻胶的焊盘、凸点和球下金属层结构的微特征模具可以满足WLP中的不同需要。尽管普遍应用的金属化材料是锡铅、金和铜，但是也可应用其他几种材料来实现。用于标准化应用的材料要求具有高分辨率图形转换和易于剥离的属性。很多实际应用需要光刻胶厚度超过100μm。为了能获得这样的厚度，制造商研制出合适的涂层材料。
为了满足这些需要，制造商们研制出相应的材料和工艺设备。很多材料可以在标准的半导体工艺设备上实现'薄'光刻胶涂层(即2-10 μm)。AZP4330(安智电子材料集团)和Shipley's 955(Rohm&Haas公司／Shipley公司)光刻胶用于实现5～100μm光刻胶膜层厚度。利用多层涂层工艺可以实现25 μm膜厚的光刻胶涂层，但这将会增加生产时间和成本。AZ P4620和SPR 220单层可以实现25 μm厚度。对于更厚的涂层，材料和厚度的选择范围变得更小。当用单层淀积得到所需的光刻胶涂层时，在成本上会有很多益处。因此，研制单层50 μm及以上厚度的光刻胶材料是非常必要的。例如JSR THB-611P和安智电子材料集团的AZPLP100XT等材料可以实现单层60 μm及以上厚度的光刻胶涂层。最近的研究工作主要是利用AZ9260实现单层65 μm厚度的光刻胶涂层和利用AZ50XT实现单层100 μm厚度的光刻胶。
厚膜工艺对于系统有一些特殊的要求。对准系统须能在整个胶厚范围和晶圆表面起伏的特定高度均匀的识别作为对准标记的几何图案。由于曝光源利用平行光曝光而不依赖焦点，因此可以利用接近式光刻机结合阴影曝光原理来实现。光刻过程对于接近式掩模对准曝光机的要求包括：高强度、高均匀性、紫外光的波长与光刻胶的敏感波长相吻合、亚微米级的对准精度和在曝光过程中掩模和晶圆之间保持准确可控且一致的间隙。
EVG公司的NanoAlign技术以最高的对准精度和分辨率以及最低的使用成本为设计理念来凸现全场曝光技术的优势。目前，其公司的所有曝光机已经应用了此项技术。其目标包括了主动异常控制和亚100 nm动态对准分辨率。其设备包括从标准型号改进而来的专门涂胶设备与接触／接近式曝光机。最新型的200 mm EVG6200 Infinity和300 mm EVG IQ Aligner曝光机拥有良好的灵活性与友好的客户界面，可以充分满足需要厚胶工艺的φ200 mm与φ300 mm晶圆的工业生产。
芯片减薄技术，在叠层式芯片封装技术方面是至关重要的，因为它降低了封装贴装高度，并能够使芯片叠加而不增加叠层式芯片系统方面的总高度。智能卡和RFID是体现薄型晶元各项要求的重要部分最薄的单芯片应用形式。较薄的芯片可增加热循环可靠性，且支持薄形产品。但芯片薄到什么程度取决于晶元直径和WLP工艺，其原因是：薄的晶元表面容易产出损伤，引起微裂纹，以及在其后的操作中造成晶元破裂。由于晶元背面研磨是晶元加工工艺的最终步骤，而晶元要减薄到什么程度却受WLP工艺限制。因此，把晶元级封装看作是晶元工艺的延伸，在设计晶元工艺时应考虑到封装工艺步骤的适用范围。
硅与安装基板热膨胀系数匹配不良是封装焊料球在热循环试验及现场使用中产生疲劳失效的重要原因。另外，这种失效也与每个元件自身的强度如何密切相关。芯片越薄，柔性也越好，焊料球抗疲劳的性能必将得到提高。因此，将晶元减薄并由此减小芯片厚度，也是改进焊料凸点可靠性的重要措施之一。在晶元级封装加工之前减薄晶元，容易使晶元变形甚至破碎，这是不可取的。在晶元级封装加工完成之后进行晶元减薄是一种较好的办法，但实施起来比较困难。供晶元级封装制造用的晶元和减薄技术及设备正在开发之中。
7 晶元级封装的优势
晶元级封装以BGA技术为基础，是一种经过改进和提高的CSP，充分体现了BGA、CSP的技术优势。它具有许多独特的优点：①封装加工效率高，它以晶元形式的批量生产工艺进行制造；②具有倒装芯片封装的优点，即轻、薄、短、小；③晶元级封装生产设施费用低，可充分利用晶元的制造设备，无须投资另建封装生产线；④晶元级封装的芯片设计和封装设计可以统一考虑、同时进行，这将提高设计效率，减少设计费用；⑤晶元级封装从芯片制造、封装到产品发往用户的整个过程中，中间环节大大减少，周期缩短很多，这必将导致成本的降低；⑥晶元级封装的成本与每个晶元上的芯片数量密切相关，晶元上的芯片数越多，晶元级封装的成本也越低。晶元级封装是尺寸最小的低成本封装。晶元级封装技术是真正意义上的批量生产芯片封装技术。
晶元级封装技术要努力降低成本，不断提高可靠性水平，扩大在大型IC方面的应用。在焊球技术方面，将开发无Pb焊球技术和高Pb焊球技术。随着IC晶元尺寸的不断扩大和工艺技术的进步，IC厂商将研究与开发新一代晶元级封装技术，这一代技术既能满足φ300 mm晶元的需要，又能适应近期出现的铜布线技术和低介电常数层间介质技术的要求。此外，还要求提高晶元级封装处理电流的能力和承受温度的能力。WLBI(晶元级测试和老化)技术也是需要研究的重要课题。WLBI技术是要在IC晶元上直接进行电气测试和老化，这对晶元级封装简化工艺流程和降低生产成本都具有重要的意义。