FPGA|FPGA中的ASIC门数已达5000万个，将加速和简化大型SoC开发
观点来源：semiwiki的Daniel Nenni
美国Xilinx公司宣布推出基于UltraScale+ VU19P FPGA的新FPGA原型验证平台，并展示新FPGA将如何加速亿门FPGA原型验证。不仅10亿门SoC设计现在可用FPGA来做原型，FPGA做原型设计也得到了大幅简化。20年前的FPGA大约支持5000个ASIC门（Xilinx XC30902），现在VU19P FPGA拥有估计5000万个ASIC门，单个FPGA器件的ASIC门数已在20年间增加了1万倍。
FPGA原型设计最大的挑战是让SoC设计在FPGA中快速工作，不仅要尽量减少验证工具箱中仅有的一个验证工具的设置工作量，还要尽量减少FPGA原型未产生预期硅前验证投资回报（ROI）的风险。一般而言，FPGA越大就越可以减少SoC设计原型所需的FPGA器件数量。此前最大的FPGA是2015年推出的Xilinx公司的UltraScale VU440，估计容量约为3000万个ASIC门。
如果新的UltraScale+ VU19P能提供预期的5000万个ASIC门容量，意味着5年内单片FPGA的ASIC原型门数增加了1.7倍，如果半导体行业用同样的增长系数保持发展，可以很容易推算出8000万个ASIC门FPGA将在不超过5年出现，1.4亿个ASIC门FPGA将在不超过10年内出现。意味着可以在不到10年的时间里，用5或7个FPGA对10亿门的SoC设计进行原型设计。则表明将SoC设计放入FPGA原型的工作将得到超级简化--或者说只是常规操作。将亿门设计分割到多个FPGA中的任务就变得简单多了。
原型性能变得更好，因为大部分的互连都包含在FPGA中。而且成本应该会下降，用于大型SoC设计的FPGA原型将变得普遍，类似于我们在一个或几个FPGA中进行小型SoC设计。
英特尔和Xilinx公司目前生产最大FPGA正采用高度先进封装技术，趋势性的做法是使用逻辑单元“小芯片”（chiplet）来提高先进硅节点的良率，并降低成本，实现激进的性能增长曲线。未来，结合3D硅互连，及在同一封装中的异构裸片的持续发展，可能比过去5年的ASIC门容量增长速度更快。FPGA原型设计前景光明。