台积电于年度技术研讨会上公布了N5和N3制程节点的更多信息

台积电正在举报一年一度的技术研讨会，当然今年这届被搬到线上进行了。每年的技术研讨会上台积电都会对他们在制程和封装工艺等技术的最新进展做出讲解，这届也不例外，他们带来了N5制程和未来3nm节点的一些消息。

台积电的N5工艺使用了第二代DUV+EUV光刻技术，是N7之后的一个完整节点，相比起N7，它在同性能下能够节省30%的能耗，在同能耗下能够实现15%的性能提升，逻辑电路密度是N7的1.8x。另外台积电还介绍到，N5工艺的良率爬升情况非常好，其缺陷密度比N7领先了四分之一，在进入量产时，N5的良率比前代N7和前前代N10的表现都要好。

这是台积电首次公布N5的良率情况，在N5的基础上，他们已经规划好了一代改良工艺，也就是N5P，将提升5%的同功耗性能或减少10%的同性能功耗。在此之后，他们规划了一代基于5nm节点的N4工艺，它将会引入更多的EUV层以减少生产过程中使用的掩膜的数量，像N6一样，从N5到N4的迁移将会非常平滑。台积电将会在2021年第四季度启用它的风险试产，在2022年启动量产。

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随后是本次公布的重点——N3制程的情况。台积电没有像三星那样选择GAA晶体管技术，而是仍然选择成熟的FinFET工艺开发N3制程。为了实现工艺进步的目标，台积电将会依靠一些创新性的新特性。与N5相比，N3计划在同功耗下提供10~15%的性能增幅，或是在同性能下减少25~30%的能耗，逻辑密度提升1.7x。但N3的SRAM密度将仅有20%的提升，模拟电路部分会更低，仅有10%。也就是说，N3的整体密度并不会有很高的提升，芯片层面上可能仅缩小26%左右。

台积电计划在2021年展开N3的风险试产，然后在2022下半年将其投入量产。公司还在努力超越3nm，并给出了一些进展情况，比如他们将使用高迁移率通道和碳纳米管等先进技术。