高速计算接口的演进
编者注：本文是基于Keysight一份接口白皮书写的，主要是对当前的第五代总线以及一些新兴的互连总线做了一个简单的介绍。仅供参考。随着数量的需求越来越大，数据中心网络需要从 100GE以太网（GE）迁移到 400GE 速度，才能支持新兴技术的需求。联网速度的提升需要有更快的内存和串行总线通信作为支撑。除了速度提升到400GE 之外，数据中心运营商还需要采用新一代高速计算接口，例如高速外围设备互连（PCI Express®或 PCIe®或者其他替代PCIe互连总线）和内存（DDR）。
PCIe 总线速度将从PCIe 4.0 升级为 PCIe 5.0，以支持 400GE 速度。存储器也是如此，DDR 将从 DDR 4.0 升级为 DDR 5.0。随着串行数据通信速度的提升， 每个层级都需要进行高速、精确的测试。在更高的速度下进行测试时，需要面向所有的最新标准执行全方位一致性测试。第五代计算标准高速计算标准每一次更新换代，都带来了新功能和更快的数据传输速率，但同时也为数字设计人员造成了新的测试挑战。由于需要测量复杂的技术指标，设计和确认测试过程会变得非常复杂，并且测试工程师需要很长时间的学习。随着标准从一代迅速演变为新一代，测试工程师可以使用测试解决方案确保其设计完全符合行业标准，从而节省大量时间并更快地将设计推向市场。PCI Express 演变为PCIe 5.0总线的发展非常快，服务器上的各类总线也亦然，信号速度也从 16Gbps飞升到 30 Gbps 以上。PCIe 4.0 的数据速率为每秒16 GT/s，PCIe5.0的速率达到了32Gbps，PCIe5.0的速率和吞吐量是 PCIe 4.0 的两倍。在下一代的技术中，PCIe6.0还会使用PAM4 将数据速率推高到 64 Gbps 。PCISIG在 2019 的时候发布了PCIe5.0的规范，当前PCIe 5.0 CEM规范也已经完成1.0版本的发布。
详细介绍PCIe 5.0规范基础以及测试DDR5 将 DDR4 的数据速率提高一倍每一代新的 DDR（双倍数据速率）SDRAM（同步动态随机存取存储器）标准都会在许多方面带来显著改进，例如速度的提升、体积的缩小和效率的增加。DDR4 最高支持 3.2 GT/s 的数据传输速度。JEDEC协会作为负责定义 DDR 规范的机构，当前最新的DDR总线是DDR5，其速率最高可以达到6.4GT/s，未来规划的会更高，目前正致力于DDR6的开发， 以满足更高数据速率的需求。
【科普】DDR5 vs DDR4的不同点新兴互连标准出现：OpenCAPI 加快计算速度Gen-Z 瞄准存储器与CPU 的连接CCIX 提高数据吞吐新兴互连总线标准新的互连标准，如开放式相干加速器处理器接口（OpenCAPI）、Gen-Z 和加速器高速缓存一致性互连（CCIX），为 PCIe 标准提供了替代方案。这些总线标准专门用于 PCIe 没有特别定制化以适应需求的领域。
OpenCAPI 加快计算速度OpenCAPI 是一款开放的相干高性能总线标准，通过在服务器内更紧密地整合各种类型的技术（如先进存储器、加速器、网络和存储），提高了计算速度。OpenCAPI 标准由 OpenCAPI 联盟定义，可提供 25 Gbps 的数据速率，旨在通过让计算能力贴近数据来提高服务器性能。OpenCAPI在 CPU 和连接的器件之间提供了一个时延非常小的接口， 从而消除了因 I/O 效率低下导致的瓶颈问题。
IBM 双内存子系统Gen-Z 瞄准的是存储器与CPU 的连接Gen-Z 由 Gen-Z 联盟定义，它是一个针对存储技术进行优化的开放式互连标准，可提高存储器到 CPU连接的速度。Gen-Z 1.0 版以 IEEE-802.3 物理层规范为基础，提供25 GT/s 和 28 GT/s 的互连速度，并可扩展至 112 GT/s 及更高速度。Gen-Z 元器件使用低时延读写操作直接进行数据存取，几乎不需要应用软件或处理器参与。
Gen-Z组织描述的Gen-Z的应用场景CCIX 提高数据吞吐量CCIX由 CCIX 联盟定义，其背后的原理是使用PCIe 物理（PHY）层，但改变总线功能以提高效率并加快速度。CCIX 标准目前支持最高 25 Gbps 的数据速率，预计很快将扩展到 40 Gbps。除了更快的互连速度之外，CCIX 还支持高速缓存一致性。高速缓存一致性能够将存储器一个区域内的任何数据变化迅速传播给在整个系统中不同存储器位置上存储的该数据的所有其他实例。例如，主存储器中可以有一个数据副本，而之前请求过该数据的每个处理器也在本地缓存中保留一个数据副本。借助高速缓存一致性，CPU 可以与系统的其余部分更快进行通信。
CXL 提高数据吞吐量CXL是一个基于PCIe Gen5的标准，旨在解决下一代产品中的缓存一致性和互连问题。UPI应用于Intel的CPU之间，解决不了CPU与其它芯片的连接问题。随着公司和业界扩展到采用GPU、FPGA和其它加速器，对更广泛和更快的互连的需求已经成为一个更大的行业主题。
仿真设计和测试挑战随着数据速率的增加，高速串行数据链路以及并行链路的设计变得异常复杂起来，通道拓扑更加多样化，器件工作时需要调节的参数数量也在成倍增加。这么高速度下的信号完整性是高速计算接口设计人员面临的一项重大挑战。设计和仿真软件使您能够优化发射机、接收机和通道设计，在预期的数据速率上达到最佳的性能和可靠性。这些工具能够帮助设计师在制造第一个原型之前提前规划解决信号完整性问题，确保功能和效率，满足苛刻的误码裕量要求。
设计工程师和测试工程师必须制定全面的设计和测试计划，才能确保设计符合行业标准，并且能够与其他厂商的器件进行互操作。当新一代标准的设计和测试要求发生巨大变化时，对其进行仿真和测试尤其具有挑战性。例如，DDR5 标准中增加了均衡，仿真的流程和方式就发生了改变，在标准中还规定测试工程师需要同时对发射机和接收机进行测试。之前的DDR 技术只需要测试发射机。
OpenCAPI、Gen-Z 、CXL或 CCIX 这类新兴互连技术的设计和测试同样具有挑战性，因为测试工程师以前从未测试过它们，需要逐步提出测试要求和开发测试程序。结论随着数据流量的需求越来越大，运营商着手将其数据中心网络从100GE 迁移到400GE，产品的升级，让他们能够使用新一代高速计算接口（如PCIe 或 DDR）。OpenCAPI、Gen-Z 和 CCIX 这类新互连标准的目的是优化特定的数据传输功能，提供PCIe 的替代方案，但它们也给高速数字设计人员带来了更高的复杂性。通过仿真和标准的测试流程，可以大大缩短产品上市的周期。