这款3D
现在我们都说摩尔定律逐渐走到极限，作为一个经济学定律，摩尔定律逐渐不具备成本经济的效益。首先高阶工艺节点已达到物理晶体管尺寸极限，再者随着服务器CPU和GPU裸片尺寸随时间推移不断增加，裸片Die尺寸不断增长已接近极限。所以，业界开始考虑从不同维度出发，来延续摩尔定律。
IC设计发展转向3D维度
一个芯片的组成主要分为四个层次：最底层的器件，标准单元库，片上内存SRAM，在SRAM上会做一个芯片的Block，再往上就是系统。为了让摩尔定律继续往下走，一方面的技术努力是More Moore，在这方面的探索主要有铝介质，然后是铜，再就是High-K，FinFET，3纳米之后还有GAA，靠着这些技术摩尔定律在先进工艺上不断向前发展。
但是光靠这一个维度是不足以支撑摩尔定律继续往下走的，因为其成本看不到显著的降低。所以业界还在探索另外一个维度，就是More than Moore，从系统角度出发，在封装上下功夫，走堆叠的路线，如现在的2.5D封装和3D封装等。
下图是一张在显微镜下得到的封装图，在封装里面会有很大的焊球，这个焊球的大小影响了芯片的带宽和速度。可以看出，如果一旦从2D走向3D的维度，其明显的好处是焊球的连线变短了，连线变短之后，功耗也会更低，线上的Delay减少了以后，芯片就会跑的比以前更快，得到更好的性能。还有更加显而易见的好处是，因为芯片被堆叠起来，其封装的尺寸会小很多。最后就是更好的良率，要知道，在流片的过程中，良率和面积是呈指数级关系的，面积越大，良率越低。
但是3D-IC设计当前还面临着诸多挑战，首先是聚合和管理上的挑战，包括裸片的放置与Bump规划，而且SoC和封装团队各自为战，缺少代表多种技术的统一数据库；再一个挑战就是系统级验证，需要有跨芯片/Chiplet及封装的热分析，还需要系统级的裸片间的连接验证，3D STA签核Corner也会有“爆炸性”的增加。而当前EDA行业的解决方案现状是脱节，片面，点工具，无法进行探索/缺乏早期反馈，导致堆叠中单个裸片的过度设计，成本高昂。所有这一切都让3D STA比2D复杂度高很多。
针对这些行业痛点和先进封装技术发展趋势，Cadence发布了一款突破性的新产品。
Integrity™ 3D-IC 平台：由系统驱动Chiplet PPA
要说明的是，在先进封装领域，不止是封装厂和晶圆厂们厂努力的方向，EDA软件厂商也是先进封装的重度探索者。例如，Cadence就已经在多个小芯片（Multi-Chiplet）封装领域耕耘了20多年，从1980年开始做系统级的封装，到2004年开始做RF模块，2010年开始研发2.5D技术，2012年开始做嵌入式的桥接，到现在，在比较流行的FOWLP、Bumpless 3D集成以及Co-package等，都是Cadence不断发力的方向，其中Co-package指的不仅是硅芯片，Cadence甚至可以把光和硅堆叠起来。
据Cadence数字与签核事业部产品工程资深群总监刘淼的介绍，Cadence这些年正在努力转型，以前我们只做EDA工具，后来我们做了更多系统级的创新，最后我们希望能达到普适的智能，而3D-IC就是在系统创新上能够做出来的帮助客户解决当前痛点以及未来十年发展的趋势。
Cadence数字与签核事业部产品工程资深群总监刘淼
刘淼进一步指出，Cadence 3D-IC下一个十年从这几个维度出发，第一是先进封装的关键技术，在封装领域有两个趋势，分别是模拟数字化和封装晶圆化，Cadence将拥抱这些变化，发力先进封装。再就是数字设计与签核，我们提系统级的PPA，肯定跟数字设计要兼容，所以我们要有统一的平台。要做3D堆叠，只有数字就显得没有那么全面，所以还要有模拟设计和验证的加入。最后还要做热仿真与信号完整性分析。所有这一切都放在这个Integrity 3D-IC的平台中。
Integrity™ 3D-IC平台是业界首款完整的高容量 3D-IC 平台，它将设计规划、物理实现和系统分析统一集成于单个管理界面中。Integrity 3D-IC平台支持了Cadence第三代 3D-IC 解决方案，客户可以利用平台集成的热、功耗和静态时序分析功能，优化受系统驱动的小芯片（Chilet）的功耗、性能和面积目标（PPA）。
那么Integrity™ 3D-IC平台的“法宝”体现在哪些方面呢？让我们娓娓道来。
万物皆有源，Cadence的理解是，源就是要有一个统一的平台，Cadence的Integrity平台兼容数据和模拟两块，能做到多层级、多技术、多层次、多模型的按需型数据库，要做到这点实属不易，这个兼容性Cadence花了很多年才得以做出来。其实为了让数字和模拟兼容，早在20年前Cadence就推出开放数据库，现在已经更近一步。有了统一的管理界面和数据库，SoC和封装设计团队可以对完整系统进行完全同步的协同优化，更高效地将系统级反馈集成采纳。
前面我们提到了一些关于3D IC设计的挑战，3D设计比2D的设计还有一个挑战是周期会长，针对这个问题，Cadence通过早期电热及跨芯片STA，能够在早期规避散热和功耗的问题，以此来创建稳健的3D-IC设计，利用早期系统级反馈优化全系统PPA。
再一个就是时序的Signoff，3D的时序分析要比2D复杂的多，在这方面，Cadence有快速、自动裸片间分析技术（RAID），它可以显著降低STA Corner数据和周转周期。同时，Cadence还推出了另外一个并行多模式多Corner（C-MMMC）的技术，可以很好的简化项目管理与机器资源。这两个技术都是Cadence的强项。还可以通过裸片级分层能够显著降低边界模型的数据量。最后是Tempus ECO选项，通过并行多裸片的3D-IC时序ECO，可以优化系统驱动PPA。
下图就是交给客户的流程，Integrity 3D-IC是一个完整且模块化的平台，可以做Native 3D Partitioning，一开始系统级的工程师决定哪个在上哪个在下，做完以后可以做partition，可以在系统级里做System -Level Planning。做完以后可以做die的floorplan等等。最终实现由系统来驱动的PPA目标。
助力中国3D堆叠技术的发展
Integrity 3D-IC在发布的时候就得到了客户的早期响应。imec也表示，得益于和Cadence的长期合作，我们成功找到了设计分区的自动化方法，以创建最优的3D堆叠，通过增加可用存储器带宽进一步提升先进工艺节点设计的性能，并降低功耗。根据我们研究团队在多核高性能设计结果，Cadence Integrity 3D-IC平台将存储器集成在逻辑流程，实现了跨芯片（cross-die）设计规划、设计实现和多Die的STA。
前文中我们有提到Cadence可以将光和硅片封装在一起，在这方面，Cadence与Lightelligence有相关的合作。Lightelligence这些年一直在采用多芯片堆叠技术，意图用光学计算技术推动AI的演进加速。而Integrity 3D-IC平台正可以帮助Lightelligence使用光学计算技术加速AI设计，实现下一代创新。
“在3D领域中国还是很领先的”，刘淼坦言道，除了Lightelligence，中兴微电子也是Cadence的合作对象，中兴对3D堆叠尤其是通信的3D堆叠很看重，通信的功耗是一大要解决问题。Integrity 3D-IC平台将优化的中阶层设计实现和系统分析完美集成，提供快速、完整的系统分析，使中兴微电子能够提供满足超大规模计算和 5G 通信应用的内存带宽需求的设计。
Integrity 3D-IC平台的发布，将对国内的多芯片3D堆叠技术大有裨益，它支持超大规模计算、消费电子、5G 通信、移动和汽车等广泛的应用场景。相较于传统单一脱节的 Die-by-Die 设计实现方法，芯片设计工程师可以利用 Integrity 3D-IC 平台获得更高的生产效率。