晶圆常识

基本概况　　

晶圆是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故称为晶圆；在硅晶片上可加工制作成各种电路元件结构

晶圆

，而成为有特定电性功能之IC产品。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。二氧化硅矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达99.999999999%。晶圆制造厂再把此多晶硅融解，再于融液里种入籽晶，然后将其慢慢拉出，以形成圆柱状的单晶硅晶棒，由于硅晶棒是由一颗晶面取向确定的籽晶在熔融态的硅原料中逐渐生成，此过程称为“长晶”。硅晶棒再经过切段，滚磨，切片，倒角，抛光，激光刻，包装后，即成为积体电路工厂的基本原料——硅晶圆片，这就是“晶圆”。

晶圆的基本原料

　　硅是由石英沙所精练出来的，晶圆便是硅元素加以纯化（99.999%），接着是将些纯硅制成硅晶棒，成为制造积体电路的石英半导体的材料，经过照相制版，研磨，抛光，切片等程序，将多晶硅融解拉出单晶硅晶棒，然后切割成一片一片薄薄的晶圆。会听到几寸的晶圆厂，如果硅晶圆的直径越大，代表著这座晶圆厂有较好的技术。另外还有scaling技术可以将电晶体与导线的尺寸缩小，这两种方式都可以在一片晶圆上，制作出更多的硅晶粒，提高品质与降低成本。所以这代表6寸、8寸、12寸晶圆当中，12寸晶圆有较高的产能。当然，生产晶圆的过程当中，良品率是很重要的条件。

晶圆制造工艺

表面清洗

　　晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。

晶圆

初次氧化

　　有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力氧化技术：干法氧化Si(固)+O2 à SiO2(固)和湿法氧化Si(固)+2H2O à SiO2(固)+2H2。干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基SiO2膜中的扩散系数比O2的大。氧化反应，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出(dSiO2)/(dox)=(nox)/(nSiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10-- 10E+11/cm ?2.eV-1 数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。

热CVD(HotCVD)/(thermalCVD)

　　此方法生产性高，梯状敷层性佳(不管多凹凸不平，深孔中的表面亦产生反应，及气体可到达表面而附着薄膜)等，故用途极广。膜生成原理，例如由挥发性金属卤化物(MX)及金属有机化合物(MR)等在高温中气相化学反应(热分解，氢还原、氧化、替换反应等)在基板上形成氮化物、氧化物、碳化物、硅化物、硼化物、高熔点金属、金属、半导体等薄膜方法。因只在高温下反应故用途被限制，但由于其可用领域中，则可得致密高纯度物质膜，且附着强度极强，若用心控制，则可得安定薄膜即可轻易制得触须(短纤维)等，故其应用范围极广。热CVD法也可分成常压和低压。低压CVD适用于同时进行多片基片的处理，压力一般控制在0.25-2.0Torr之间。作为栅电极的多晶硅通常利用HCVD法将SiH4或Si2H。气体热分解（约650oC）淀积而成。采用选择氧化进行器件隔离时所使用的氮化硅薄膜也是用低压CVD法，利用氨和SiH4 或Si2H6反应面生成的，作为层间绝缘的SiO2薄膜是用SiH4和O2在400--4500oC的温度下形成SiH4+O2-SiO2+2H2或是用Si(OC2H5)4(TEOS:tetra ethoxy silanc)和O2在750oC左右的高温下反应生成的，后者即采用TEOS形成的SiO2膜具有台阶侧面部被覆性能好的优点。前者，在淀积的同时导入PH3 气体，就形成磷硅玻璃（ PSG： phosphor silicate glass）再导入B2H6气体就形成BPSG(borro ? phosphor silicate glass)膜。这两种薄膜材料，高温下的流动性好，广泛用来作为表面平坦性好的层间绝缘膜。

热处理

　　在涂敷光刻胶之前，将洗净的基片表面涂上附着性增强剂或将基片放在惰性气体中进行热处理。这样处理是为了增加光刻胶与基片间的粘附能力，防止显影时光刻胶图形的脱落以及防止湿法腐蚀时产生侧面腐蚀(sideetching)。光刻胶的涂敷是用转速和旋转时间可自由设定的甩胶机来进行的。首先、用真空吸引法将基片吸在甩胶机的吸盘上，把具有一定粘度的光刻胶滴在基片的表面，然后以设定的转速和时间甩胶。由于离心力的作用，光刻胶在基片表面均匀地展开，多余的光刻胶被甩掉，获得一定厚度的光刻胶膜，光刻胶的膜厚是由光刻胶的粘度和甩胶的转速来控制。所谓光刻胶，是对光、电子束或X线等敏感，具有在显影液中溶解性的性质，同时具有耐腐蚀性的材料。一般说来，正型胶的分辩率高，而负型胶具有感光度以及和下层的粘接性能好等特点。光刻工艺精细图形(分辩率，清晰度)，以及与其他层的图形有多高的位置吻合精度(套刻精度)来决定，因此有良好的光刻胶，还要有好的曝光系统。

去除氮化硅

　　此处用干法氧化法将氮化硅去除

离子注入

　　离子布植将硼离子 (B+3) 透过 SiO2 膜注入衬底，形成P型阱离子注入法是利用电场加速杂质离子，将其注入硅衬底中的方法。离子注入法的特点是可以精密

地控制扩散法难以得到的低浓度杂质分布。MOS电路制造中，器件隔离工序中防止寄生沟道用的沟道截断，调整阀值电压用的沟道掺杂， CMOS的阱形成及源漏区的形成，要采用离子注入法来掺杂。离子注入法通常是将欲掺入半导体中的

杂质在离子源中离子化， 然后将通过质量分析磁极后选定了离子进行加速，注入基片中。

退火处理

　　去除光刻胶放高温炉中进行退火处理 以消除晶圆中晶格缺陷和内应力，以恢复晶格的完整性。使植入的掺杂原子扩散到替代位置，产生电特性。

去除氮化硅层

　　用热磷酸去除氮化硅层，掺杂磷 (P+5) 离子，形成 N 型阱，并使原先的SiO2 膜厚度增加，达到阻止下一步中n 型杂质注入P 型阱中。

去除SIO2层

　　退火处理，然后用 HF 去除 SiO2 层。

干法氧化法

　　干法氧化法生成一层SiO2 层，然后LPCVD 沉积一层氮化硅。此时P 阱的表面因SiO2 层的生长与刻蚀已低于N 阱的表面水平面。这里的SiO2 层和氮化硅的作用与前面一样。接下来的步骤是为了隔离区和栅极与晶面之间的隔离层。

光刻技术和离子刻蚀技术

　　利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化硅层。

湿法氧化

　　生长未有氮化硅保护的 SiO2 层，形成 PN 之间的隔离区。

生成SIO2薄膜

　　热磷酸去除氮化硅，然后用 HF 溶液去除栅隔离层位置的 SiO2 ，并重新生成品质更好的 SiO2 薄膜 , 作为栅极氧化层。

氧化

　　LPCVD 沉积多晶硅层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成 SiO2 保护层。

形成源漏极

　　表面涂敷光阻，去除 P 阱区的光阻，注入砷 (As) 离子，形成 NMOS 的源漏极。用同样的方法，在 N 阱区，注入 B 离子形成 PMOS 的源漏极。

沉积

　　利用 PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。

沉积掺杂硼磷的氧化层

　　含有硼磷杂质的SiO2 层，有较低的熔点，硼磷氧化层(BPSG) 加热到800 oC 时会软化并有流动特性，可使晶圆表面初级平坦化。

深处理

　　溅镀第一层金属利用光刻技术留出金属接触洞，溅镀钛+ 氮化钛+ 铝+ 氮化钛等多层金属膜。离子刻蚀出布线结构，并用PECVD 在上面沉积一层SiO2 介电质。并用SOG (spin on glass) 使表面平坦，加热去除SOG 中的溶剂。然后再沉积一层介电质，为沉积第二层金属作准备。

　　（1） 薄膜的沉积方法根据其用途的不同而不同，厚度通常小于 1um 。有绝缘膜、半导体薄膜、金属薄膜等各种各样的薄膜。薄膜的沉积法主要有利用化学反应的CVD(chemical vapor deposition) 法以及物理现象的PVD(physical vapor deposition) 法两大类。CVD 法有外延生长法、HCVD ， PECVD 等。PVD 有溅射法和真空蒸发法。一般而言， PVD 温度低，没有毒气问题； CVD 温度高，需达到1000 oC 以上将气体解离，来产生化学作用。PVD 沉积到材料表面的附着力较CVD 差一些， PVD 适用于在光电产业，而半导体制程中的金属导电膜大多使用PVD 来沉积，而其他绝缘膜则大多数采用要求较严谨的CVD 技术。以PVD 被覆硬质薄膜具有高强度，耐腐蚀等特点。

　　（2） 真空蒸发法（ Evaporation Deposition ）采用电阻加热或感应加热或者电子束等加热法将原料蒸发淀积到基片上的一种常用的成膜方法。蒸发原料的分子（或原子）的平均自由程长（ 10 -4 Pa 以下，达几十米），所以在真空中几乎不与其他分子碰撞可直接到达基片。到达基片的原料分子不具有表面移动的能量，立即凝结在基片的表面，所以，在具有台阶的表面上以真空蒸发法淀积薄膜时，一般，表面被覆性（覆盖程度）是不理想的。但若可将Crambo真空抽至超高真空（ <10 – 8 torr ），并且控制电流，使得欲镀物以一颗一颗原子蒸镀上去即成所谓分子束磊晶生长（ MBE ： Molecular Beam Epitaxy ）。

　　（3） 溅镀（ Sputtering Deposition ） 所谓溅射是用高速粒子（如氩离子等）撞击固体表面，将固体表面的原子撞击出来，利用这一现象来形成薄膜的技术即让

等离子体中的离子加速，撞击原料靶材，将撞击出的靶材原子淀积到对面的基片表面形成薄膜。溅射法与真空蒸发法相比有以下的特点：台阶部分的被覆性好，可形成大面积的均质薄膜，形成的薄膜，可获得和化合物靶材同一成分的薄膜，可获得绝缘薄膜和高熔点材料的薄膜，形成的薄膜和下层材料具有良好的密接性能。因而，电极和布线用的铝合金（ Al-Si, Al-Si-Cu ）等都是利用溅射法形成的。最常用的溅射法在平行平板电极间接上高频（ 13.56MHz ）电源，使氩气（压力为1Pa ）离子化，在靶材溅射出来的原子淀积到放到另一侧电极上的基片上。为提高成膜速度， 通常利用磁场来增加离子的密度， 这种装置称为磁控溅射装置（ magnetron sputter apparatus ），以高电压将通入惰性氩体游离，再藉由阴极电场加速吸引带正电的离子，撞击在阴极处的靶材，将欲镀物打出后沉积在基板上。一般均加磁场方式增加电子的游离路径，可增加气体的解离率，若靶材为金属，则使用DC 电场即可，若为非金属则因靶材表面累积正电荷，导致往后的正离子与之相斥而无法继续吸引正离子，所以改为RF 电场（因场的振荡频率变化太快，使正离子跟不上变化，而让RF-in 的地方呈现阴极效应）即可解决问题。

光刻技术定出 VIA 孔洞

　　沉积第二层金属，并刻蚀出连线结构。然后，用 PECVD 法氧化层和氮化硅保护层。

光刻和离子刻蚀

　　定出 PAD 位置。

最后进行退火处理

　　以保证整个 Chip 的完整和连线的连接性。

8寸晶圆显微镜检测系统

　　8寸晶圆显微镜检测系统通过机械手将晶圆从片盒取出放在真空吸附托盘上，通过鼠标或操作按键改变晶圆的转向以初步检查。显微镜平台可进行精密检测，能够观察晶圆微观的颗粒，划伤，污染等情况。这种机械手采用了直线型真空吸附结构，灵活可靠，显微镜平台能够提供40-1000倍的观察效果。它还可以提供多种灵活多变的晶圆检测模式，包含以下检测内容：晶圆ID、晶圆notch的方向、晶圆旋转角度及速度、晶圆微观的晶格等，并能够实现连续监控。

晶圆企业前沿

台积电Q4晶圆产能增加

　　对于计算机产品而言，芯片可以说是其精髓所在，毕竟芯片的等级也就决定了产品的性能表现以及功耗、发热量等额外因素，作为芯片的前身，晶圆的品质和制程就成为消费者以及厂商所共同关心的，2009年9月，

4004的50mm晶圆和Core2Duo的300mm晶圆

台积电传出消息，将会在此后几个月里对40/45nm（40/45纳米）制程的300mm晶圆产品进行增产。

　　在此之前的预测中，业内普遍分析认为第四季度的芯片销量将会有3%左右的下降，但是台积电对40/45nm制程300mm晶圆产品的增产决定依然没有受到影响，在2009年的剩余时间里，台积电的40/45nm制程300mm晶圆产品平均月产量将可能达到40000片，提升幅度达到了三分之一。

Intel、三星、台积电2012年投产450mm晶圆

　　2008年5月6 日，Intel宣布与三星、台积电达成合作协议，在2012年投产450mm芯片晶圆，预计会首先用于切割22nm工艺处理器，而这种处理器会在2011年底发布——当然首批还是采用300mm晶圆。

　　晶圆尺寸的更新换代一般都需要十年左右，比如200mm晶圆是1991年诞生的，截至2008年，广泛使用的300mm晶圆则是Intel在2001年引入的，并首先用于130nm工艺处理器。事实上，仍有些半导体企业仍未完成从200mm向300mm的过渡，而Intel此番准备升级450mm必然会让半导体产业的芯片制造经济得到进一步发展。

　　450mm晶圆无论是硅片面积还是切割芯片数都是300mm的两倍多，因此每颗芯片的单位成本都会大大降低。另外，大尺寸晶圆还会提高能源、水等资源的利用效率，减少对环境污染、温室效应全球变暖、水资源短缺的影响。

　　当然，投资更大尺寸的晶圆是需要巨额投资的，一般来说年收入低于100亿美元的企业都无力承担。Intel虽然不存在这方面的困扰，但也没有单干，而是采取了和其他业界厂商合作的做法，以“帮忙降低风险和转换成本”。

　　Intel、三星和台积电计划“与整个半导体产业合作，确保所有必需的部件、基础设施、生产能力都能在2012年完成开发和测试，并投入试验性生产”。

　　在北京的2009年春季IDF上，Intel再次谈到了代号Larrabee的独立显卡产品，而且由高级副总裁兼数字企业事业部总经理帕特·基辛格(Pat Gelsinger)第一次公开展示了相关晶圆。虽然看不清晶圆细节，但依稀可以辨别Larrabee核心相当巨大，颇有些65nm GT200的架势，估计能达到600平方毫米左右(65nm GT200是576平方毫米)。不过很遗憾，基辛格只是给了大家惊鸿一瞥的机会，并说Larrabee将于2009年底或2010年初发布，没有提及实际生产工艺和规格参数。至于有关Larrabee的技术细节，诸如编程模式之类的，相信除非专业研究不会感兴趣的。

非洲的晶圆级封装

　　没错，就是在非洲。NemotekTechnologie正在其位于摩洛哥拉巴特科技园（Morocco’sRabatTechnopolisPark）的先进的工厂设施里，制造晶圆级光学器件和封装。

　当你想到晶圆级光学器件和封装制造时，第一反应不太可能是非洲。但是位于摩洛哥首都拉巴特（Rabat）的NemotekTechnologie正在努力改变这个事实。

　　就在这家初创公司（Nemotek）的资金状况捉襟见肘的时候，他们获得了来自摩洛哥的一家投资公司CaissedeDép&ocirc;tetdeGestion(CDG)的大力支持，迄今投资额达4000万美元之多。他们的目标是什么呢？在摩洛哥建立一个高科技制造的市场新领域。Nemotek去年创立，专注于设计和制造客制化的晶圆级摄像头，应用于诸如手机、PC、安防摄像头和其他手持设备中。

　　最近，Nemotek公司10,000m2先进的制造和封装工厂设施的第一部分已经获得资格认证，并计划于今年晚些时候开始发货晶圆级镜头和摄像头。初始产能将为每年发货大约17,000片晶圆，但是Nemotek期望到2012年每年的产能能跃升至150,000片晶圆。据Nemotek公司的CEOJackyPerdrigeat介绍，Nemotek正从Tessera(SanJose)公司获得两项晶圆级技术的许可，覆盖晶圆级摄像头的封装和光学部分。

天极网大作，老文章了

  文/八戒   《破译“魔咒” 详解摩尔定律》

前言：

　　目前，摩尔定律已经到了不惑之年，甚至比英特尔的年龄还要大6岁。40年来，它所倡导的“更快、更小、更便宜”的理念，使整个IT业变成了另一个“奥林匹克”竞技场。英特尔当然也就成为了无冕之王。但是，形势已经明确无误地告诉我们：摩尔定律正在成为英特尔，乃至整个半导体产业的“第一符咒”。

　　今天，就让我们来见识一下这个“符咒”……

 一、摩尔定律的起源

　　在计算机领域有一个人所共知的“摩尔定律”，它是英特尔公司创始人之一戈登.摩尔(Gordon Moore)于1965年在总结存储器芯片的增长规律时(据说当时在准备一个讲演)所使用的一份手稿。

　　“摩尔定律”通常是引用那些消息灵通人士的话来说就是：“在每一平方英寸硅晶圆上的晶体管数量每个12月番一番。”下面是摩尔在1965年的报纸上所引用的图：

图中显示出晶体管密度每个12月增加一倍

　　图中显示出晶体管密度每个12月增加一倍，然而，在摩尔的简短论著中并没有对这方面进行完整的论述。摩尔发表那篇论文的本意是为了探讨如何合理缩减集成电路晶体管体尺寸、降低制造成本的方法。更重要的是，他知道这种尺寸上的缩小将带来重要的意义：未来的集成电路将会更便宜、功能更多，可集成晶体管数量越多，从而使电子产品日趋廉价化、普及化，并终将对人类的生活、工作产生巨大影响。

　　在摩尔定律中提到减少成本是集成电路最大的吸引力之一，并且随着技术发展，集成化程度越高，低成本的优点更为明显。对于简单的电路来说，每个部件的费用与电路中所含晶体管的数量成反比关系。但同时，随着集成度的提高，电路复杂性也随之提高，由此带来的制造成本也将提高。当然，应该注意到摩尔的原作仅仅只有4页纸的篇幅，而现在的文章篇幅却长多了。这是因为我们所说的“摩尔定律”这一个名称其实并不是十分严谨，因为它其实并非科学或自然界的一个定律，而至多也仅仅是一个规律，用来描述由于不断改进的半导体生产工艺所带来的一个指数级增长的独特发展规律。

　　那么摩尔所提到的“最小元件成本的复杂性”究竟指什么呢？制造缺陷、制造成本与集成度之间又存在什么样的关系？让我们按照作者的本意来改写一下我们所熟知的“晶体管倍增定律”：使换算后每个晶体管制造成本达到最低的集成电路芯片所含的晶体管个数每年将倍增。

　　经过这样改写的摩尔定律，或许就更加地贴近摩尔先生的本意了。但是仅凭这样的一句话，仍然很难准确地表达增加集成度所带来的每元件成本下降与集成电路制造成本间的互动关系，因此，在下面，我们将详细地举例说明，以便大家更透彻地了解摩尔定律的本质。

二、摩尔定律与硅芯片的经济生产规模

　　大多数读者都已经知道每个芯片都是从硅晶圆中切割得来，因此将从芯片的生产过程开始讨论。下面，是一幅集成芯片的硅晶圆图像。(右边的硅晶圆是采用0.13微米制程P4所用的硅晶圆。)注：130nm

集成芯片的硅晶圆图像

　　通过使用化学、电路光刻制版技术，将晶体管蚀刻到硅晶圆之上，一旦蚀刻是完成，单个的芯片被一块块地从晶圆上切割下来。

在硅晶圆图示中，用黄点标出的地方是表示这个地方存在一定缺陷，或是在硅晶圆被蚀刻入的晶体管起不了任何作用，这一切是由于制造技术限制而造成的，任何一个存在上面问题的芯片将因不能正常工作而被报废。上图中，一块硅晶圆中蚀刻了16个晶体管，但其中4个晶体管存在缺陷，因此我们就不得不把16个芯片中的4个报废掉(即占这块硅晶圆的1/4 )。如果这块硅晶圆代表我们生产过程中生产的所有硅晶圆，这意味着我们废品率就是1/4，这种情况将导致制造成本的上升。

　　在无法对现在的制造进程进行实质性改进的情况下，我们有两个方法来降低晶体管报废率从而增加当前75%的良品率。其一就是改进我们的生产制程、优化加工过程，降低每块硅晶圆上的晶圆坏点密度。不过在我们讨论如何减少坏点密度之前，我认为应该花一点时间来让大家了解一下半导体的2个基本生产参数—硅晶圆尺寸和蚀刻尺寸。

　　当一个半导体制造者建造一个新芯片生产工厂时，你将通常看到它上在使用相关资料上使用这2个数字：硅晶圆尺寸和特性尺寸。硅晶圆尺寸是在半导体生产过程中硅晶圆使用的直径值。总的来说，一套特定的硅晶圆生产设备所能生产的硅晶圆尺寸是固定，因为对原设备进行改造来生产新尺寸的硅晶圆而花费资金是相当惊人的，这些费用几乎可以建造一个新的生产工厂。这样我们就无法随心所欲地增大晶圆尺寸。

　　你可能这样想像，硅晶圆尺寸越大越好，这样每块晶圆能生产更多的芯片。然而，硅晶圆有一个特性来限制制造商随意增加硅晶圆的尺寸，那就是在晶圆生产过程中，离晶圆中心越远就越容易出现坏点。因此从硅晶圆中心向外扩展，坏点数是呈上升趋势。半导体生产商们也总是致力于在尽量大的晶圆上控制坏点的数量，比如8086 CPU制造时最初所使用的晶圆尺寸是50mm，而现在英特尔已经开始使用300mm尺寸（注：12英寸）硅晶圆生产工厂生产新一代处理器。

　　至于蚀刻尺寸是制造设备在一个硅晶圆上所能蚀刻的一个最小尺寸。因此当你听见P4采用0.13微米制程时，这意味意指Pentium 4的晶体管尺寸最小可以做成0.13微米那么大，就是说这个加工厂在晶圆上所能蚀刻的最小晶体管尺寸是0.13微米。你将通常看见“蚀刻尺寸”和“晶体管尺寸”这两个术语是可以交换使用的，因为在一个集成电路上的最重要的特性就是晶体管。

　　8086有3u蚀刻尺寸，Pentium的蚀刻尺寸是0.8u，并且Pentium 4的蚀刻尺寸当前是0.13u，而目前英特尔的正在建造的硅晶圆厂能蚀刻0.09u的蚀刻尺寸。象硅晶圆尺寸一样，蚀刻尺寸也是被固定的，所有的硅晶圆制造厂都是按某几个特定的蚀刻尺寸来生产芯片。虽然在这篇文章中我们将进行关于蚀刻尺寸更多的谈论，但我们现在要指出的是—它是一个被固定的参数，也是不经常变化。下面我们将通过一个简单的例子，对硅晶圆尺寸和蚀刻尺寸进行更详细的说明。

　从我们上面的叙述中大家可以看到，一旦制造厂建成，那么它使用的晶元尺寸和线路尺寸就相对固定了，因此在这种情况下增加制造厂产能，减小成本的方法就被限制在下面两个方案中间：

.减小晶元的坏点密度
.减小单个芯片的尺寸

　　现在，让我们回到1975年，看看Intel Fab1工厂的情况当时生产一个简单的CPU的过程。假设我们在这里要制造的处理器，它有4个基本的部件：一个控制单元，I/O单元，寄存器和一个算术逻辑单元(ALU)。为了能让这个CPU能更好地运行，我们假设在这个处理器里的电路上集成了10，000只晶体管。同样我们硅晶元工厂(在这里我们称Fab I)有能力在上面所述的16块硅晶元的每块芯片中容纳12000只晶体管。这想我们能想象得到一个处理器内部设计的复杂性。(小提示：在处理器设计上，“晶体管数”和“复杂性”实际上是同义词。许多晶体管的电路设计是复杂的，而少部份电路设计是简单的)

　　如果我们象生产单芯片那样生产所有处理器的话，因为坏点的存在我们不得不将仍掉其中的1/4。这意味着浪费很多的硅晶元，虽然我们知道我们能做得更好一些。(实际上，在现实世界中，达到75%的良品率已经是非常不易的事情。因为是例子的缘故，所以在这里姑且这样假设)另外的选择是分解处理器，它是一个大的复杂的电路，我们将它分解为4个CPU单元(2500晶体管/每芯片)联接在印刷电路板上(PCB)。

　　但由于废品率的因素，我们只好考虑把原设计的单芯片CPU分解为4个CPU单元，每个单元集成度为2500个微晶体管，然后再在CPU基板上把多个芯片单元连接成为一个CPU的方案替代原来的单芯片方案来制造我们的CPU，如下图：

单芯片CPU分解为4个CPU单元

　　为什么我们将使用4个更小的芯片生产处理器而不使用一个大的芯片呢？看下图，在这里也象上面的硅晶元图示一样显示出坏点的位置和数量。然而现在，一个晶元上能生产的芯片数就比原来提高4倍 (或总共64块芯片)，其中每一块芯片包含1/4晶体管数(或总共3，000只晶体管)，而我们原来只能生产16块硅晶元芯片。

一个晶元上能生产的芯片数就比原来提高4倍

当然，在这64块芯片中，仍然有4块属于有缺陷、被报废的芯片，但是最终的废品率却从25%下降到原来的1/4还多，良品率从原来的75%提升到了94%！当然如果能制造更小尺寸的芯片(蚀刻尺寸更小)，在某种程度之上我们将能在限制硅晶元的浪费数量。但是，这种方案的缺点是增加了芯片的封装费用，由于芯片数增加到4个，用于封装芯片以及制作连接芯片用的电路板的费用也随之增加。经过估算，采用4芯片设计虽然大大减小了废品率，但其最终费用仍然与高废品率的单芯片设计不相上下。

　　这样，为了降低成本，我们就必须全盘考虑单芯片设计和多芯片设计的各种优缺点。然后在其间找出一个最优化的平衡点，找出对我们最有利的方案。为此，我们绘制了下面的图表：

最有利的方案

　　图中左边的蓝色条代表废品率，蓝色条越高，代表废品率越高；右边的红色条代表封装费用，红色条越高代表封装费用越高。最终，经过最优化计算，我们得出最佳结果是采用2芯片设计，36个芯片/晶元，芯片集成度为5333个微晶体管/芯片。

一块晶圆就可以生产出36块芯片

　　我们通过将处理器中的10000个晶体管一分为二：分成两个5000个晶体管的芯片，这样一块晶圆就可以生产出36块芯片。

将处理器中的10000个晶体管一分为二

　　虽然在这里仍有4块芯片存在着缺陷，但在这36块芯片中良率达到了89%。虽然没有达96%，但这种双芯片设计架构仍是比较值得称道的。因此，产能与封装成本相抵，仍可以达到较低的总成本率。上图横坐标是芯片集成度(每个芯片的微晶体管数目)，纵坐标是与之相应的封装、废品折算等总费用，曲线的最低点是我们最终采用的。回到我们的主题—摩尔定律，你就会发现摩尔先生和我们的观点是如此相似。

　　现在根据上面的例子理解一下摩尔定律：“使换算后每个晶体管制造成本达到最低的集成电路芯片所含的晶体管个数每年倍增。”你就会对摩尔定律的本意有更深一层的理解了。实际上，各大CPU厂家，为了保持竞争力，就必须综合考虑成本、性能，在设计CPU，建立制造厂前，也和我们刚才一样需要考虑各种因素绘出成本曲线，计算出最适合自己的方案，而上面的曲线图正是摩尔先生综合考虑各厂家的实际情况所得出的结果。好，我们下面来总结一下影响成本曲线形状的几个因素：

.芯片每平方英寸能集成晶体管的最大数量
.晶元的尺寸
.晶元上的坏点密度(每平方英寸坏点数目)
.多芯片封装费用

   经过以上的分析，我们应该明白摩尔先生的本意。是为了说明提高芯片集成度对降低PC制造成本，普及PC的重大作用，当然，提高集成度同时也暗示了性能的提高。把成本与提高集成度进行综合考虑；全盘考虑上面4个因素，而不是仅仅关注第1个因素，才不会产生对摩尔定律的误解。

　　需要强调的是，出于叙述方便的目的，我们上面例子中的数字，都是假设的，与实际情况相差甚大，实际上单个晶元能产出的CPU芯片数量都在100个以上。

  二、摩尔定律对业界的两大影响

　　接下来我们将通过成本/整合功能方面来谈谈摩尔定律对业界的影响。在下面的描述中，我们根据功能的不同将处理器的内核划分成若干晶体管区块。

通过成本/整合功能方面来谈谈摩尔定律对业界的影响

　　如果我们以上面的整合10000个晶体管的处理器为例，将它划分成36个区块，那么每个区块有300个晶体管。

以上面的整合10000个晶体管的处理器为例

  1、在有限的内核空间内增加功能性

　　CPU内部功能单元日益增加，许多部件被逐步整合到单个CPU芯片上。在数量有限的内核区块内增加功能性是摩尔定律的延伸。摩尔定律最后也允许将处理器的所有功能(寄存器，ALU等等)统统统整合入单一内核内。比如，在286和386电脑系统中的X87浮点单元功能是由主板上的芯片提供，而在486DX系统中浮点单元已经整合处理器内核中。同样，SIMD功能在以前的一些工作站也是采用分离式设计—由独立的芯片所提供，而很快SUN在它的UltraSPARC系统中此功能也最终整合到处理器之内。当然我们也不要忘记了，由于Pentium比此前的486DX增加了一个ALU执行单元，而使它成为了英特尔第一款采用超标量体系架构设计的处理器。

　　在摩尔定律的影响下，随着制造工艺的不断进步，CPU设计师们的考虑方向已经从早期的“CPU最少需要采用几个芯片协同工作“转变为“单个CPU内部最多能集成多少额外的辅助单元。

从“CPU最少需要采用几个芯片协同工作“转变为“单个CPU内部最多能集成多少额外的辅助单元”

　　除了浮点单和SIMD指令外，L1、L2缓存的容量也水高船涨。在摩尔定律的影响下，随着制造工艺的不断进步，CPU设计师们的考虑方向已经从早期的“CPU最少需要采用几个芯片协同工作”转变为“单个CPU内部集成多少额外的辅助单元”。所有这些整合的单元不仅仅减小了封装费用，更大大增强了CPU的性能。这就更使人误认为摩尔定律是专门为提高系统性能而制定的，然而性能仅仅是摩尔定律关注的一个方面。

2、减少核心尺寸

　　与增加功能性相对的，就是减小内核空间晶管的密度，这样我们可以减少内核的尺寸大小。除了能增加产量外，减小核心尺寸最大的好处就是其他条件不变的情况下能够减小CPU的功耗。下图显示的是两个不同版本的处理器的功耗对比情况：

两个不同版本的处理器的功耗对比情况

左图为较大尺寸的核心，右图为由于集成度提高后保持内部单元不变而减小的核心。中间的是功耗条形图。我们可以看到，由于集成度提高，线路尺寸和芯片尺寸减小，损耗在线路上的能量减少，虽然集成度提高后由于单位面积里元件数目增加导致单位面积内的功耗增加，但是由于总面积的减小，最终的总功率仍然是减小的。不过，我们也不要忘记核心频率和CPU功耗也是息息相关的，更高的核心频率，CPU功耗也越大。

两个不同版本的处理器的功耗对比情况

　　从图中我们可以看出，虽然在集成度提高后内核尺寸有所减小，但频率的提升也让处理器的功耗水高船涨。

　　可以说，减小晶体管的尺寸可以为我们带来两个选择：一个可以增加处理器的功能性，二是减小处理器的内核尺寸。当处理器的功能性/复杂性保持一样的情况下，我们应该选择减小内核尺寸，这样我们可以增加处理器的工作频率或减小功耗。当然，提高集成度并不是提高CPU芯片内部晶体管数目的唯一途径，我们也可以通过增加芯片尺寸、增加晶元尺寸、减小坏点密度来实现同样的目的—虽然这样会使核心尺寸增大、CPU功耗上升。

　　摩尔定律本身，也并非仅仅局限于集成度。以上各种因素的作用下，在忽略了摩尔定律本质的思想影响下，CPU核心尺寸不断增大，同时集成度的增加又导致芯片功耗密度的增加，两者叠加在一起，最终导致CPU功耗的不断上升，CPU发热量不断增大，到这里我们不禁要问，摩尔定律还能走多远？

三、摩尔定律的未来：困难与希望共存

　　在摩尔定律提出3年后，英特尔公司诞生了。从它1971年推出第一片微处理器Intel　4004至今，微处理器使用的晶体管数量的增长情况基本上符合摩尔定律。

　　2002年11月美国《财富》杂志采访摩尔先生时，年已古稀的摩尔先生说：“开始时公司并没有把摩尔定律作为一个驱动力来看待，说老实话，我是直到10—15年前才能够启齿用摩尔定律来称呼它的。开始我们只是试图用我们认为合适的方法来推动存储器芯片电路技术的发展……起初我们仅仅是想尽快推进技术的发展，但后来发现，发展几乎总是沿着同一条曲线前进。要说我们真正地刻意按照定律推动技术朝此方向发展那是从最近几代技术才开始的。”

　　这表明芯片工业一开始就比较准确地遵循着这条定律的轨迹发展着。尽管当今这一技术进步的周期更接近18个月，但“摩尔定律”依然有效。基本上，摩尔定律已等同于技术的创新，以及不断地创造出新的功能与使用模式。

　　但也有怀疑人士指出，40年过去了，摩尔定律的未来遇到了种种挑战。

  1、电泄漏及功耗

　　业界的怀疑者相信若将晶体管尺寸持续缩小，将会远比之前来的困难，尽管随着晶体管体积缩小，它会消耗更少的电力(缩减了电压)，但其电泄漏(leakage current，即使在晶体管“关闭”的情况下，也都会持续有电流通过)的情形也会随之增加。芯片上的晶体管越多，所浪费的电力也越多。另外，随着晶体管密度与速度的增加，整个芯片会消耗更多电力，并产生更多的热能。

　　也就是说，冷却技术的效率也必须提升，以便带走因设备密度以及电泄漏增加而产生的热能。困难的地方在于，即使是现在，研究人员在处理电力与热能的同时，还必须对抗晶体管缩小所带来原子架构的物理极限。这个问题(还有其它的因素)为整个硅晶产业带来了持续且巨大的挑战。

Intel自己也并没有遵循摩尔定律

　　从上图看来，Intel自己也并没有遵循摩尔定律：否则P4将包含6710亿个晶体管，而拥有2000万个晶体管的应该是Intel386而不是P3。Intel很快就重写了这个定律以使它和实际相符：晶体管的数目每一年半翻一番，而不是先前的一年。摩尔的不精确的措辞当然允许这样的改动。Intel的CTO—Patrick Gelsinger曾经声称：如果芯片中的晶体管数量以现在的速率一直增长下去，到2005年一个高端的处理器每平方厘米散发的热量将和一个核反应堆外壳持平，到2010年可以和火箭助推器相提并论，到2015年就要和太阳表面一样热了。这是一个工程师必须面对的一个大难题。

面对这个挑战，Intel积极致力于传统与非传统的技术，以打破对下一代运算突破所可能造成的阻碍。这其中包括了在材料、设计，以及封装上新颖且另人兴奋的技术。例如，在制程中，Intel希望通过应变硅(strained silicon)技术来克服电泄漏的问题，同时也探索晶体管的新结构(例如三门晶体管)与特殊的介电材质(例如被称做Hi-K材质的介电体)。Intel的其它创新，还包括了多核心处理器、超线程技术、执行指令追踪缓存 (execution trace cache)，以及增强型Intel SpeedStep 技术等，以应付架构上的挑战，并且在同时大大地提升了Intel平台的性能。

　　Intel相信要持续达成摩尔定律曲线的方法，在于解决从硅晶乃至于系统中各个层级的电力挑战。这必须结合封装技术、新的晶体管设计、改良后的新式印刷等划时代的科技，才能组成来年革新的完整解决方案。同时Intel对于新制程技术的发展蓝图，是一项为追求摩尔技术的未来实现的长程愿景。这计划解决了影响电力方程式的各项变因与生产问题。它包括了传统的CMOS制程，一直到非传统材质的研究，例如纳米碳管以及纳米碳线等等。

纳米碳管

　　例如在两年前，Intel使用了应变硅技术，开发并部署了50nm制程技术的第一次量产，可在不减低现行性能的情况下以缩短电泄漏。接着Intel也准备好朝向65nm制程前进，通过改善过的第二代应变硅技术，晶体管的门长只有35nm—比人类红血球细胞的直径还要细小，可放入100个逻辑门。而在这之后呢？Intel已准备朝45nm、32nm，以及22nm制程的方向研究。

　　Intel最新的创新以及划时代的研究领域包括了：

.封装技术

　　包括了消除封装与芯片之间的锡突，因而可降低基板与核心芯片层级的厚度，并可做为将来的设备体积缩减的基础。

.晶体管设计

　　包括了新颖的三门晶体管，可降低电泄漏，并可减少行动设备上的电源损耗。

.新的介电材质

　　例如High-K，可较二氧化硅降低超过100个因子的电泄漏。

.超短紫外光(Extreme ultra-violet (EUV) lithography)

　　可使用13.5nm的波长，预期可用于小于10nm的印刷功能上。

.硅光学组件(Silicon photonics)

　　包含了世界第一个连续光波的硅组件雷射，可用来解决双光子吸收(two photon absorption)等之前无法克服的问题。

　　摩尔定律在新材料、新结构的支撑下似乎又走过了一关。但摩托罗拉先进产品研究与开发实验室主任Joe Mogab称，大家能否在量产过程中解决好高介电率材料的迁移率和保持门限电压问题，还要等到实际投产后才知道。而三门晶体管在量产上的难度，也还是未知数。

2、晶体管基本大小的限制

　　除了以上两个问题外，摩尔定律目前还需要面临另一个难题：晶体管基本大小的限制。如果晶体管仍然持续不断地变小，他们将于2010年变到一个原子那么大。任何纳米管和传统工艺都对这种情况没有办法。当然摩尔于90年代提出了一个限制：认为摩尔定律到2017年将会失效。

　　事实上，英特尔已经借助超短紫外光微影(extreme ultra-violet lithography，又称为“EUV”)取得了电路密度倍增的另一项突破。今日大多数先进微影技术都受限于可见光的波长，也就是400—650nm。相对而言，EUV微影则使用13.5nm的波长，因此可做出10nm以下的印刷功能(相较下，Intel现行量产技术为50nm)。这空间上的微缩，可让Intel持续达成摩尔定律的预测目标。

　　当然，若要让EUV(以及其它先进技术)成为可行的制造技术，还有一些有趣的挑战有待克服。例如，EUV光线会被玻璃吸收，因此诸如镜头、镜子材质等即必须使用替代品。另外，由于EUV光线无法穿越玻璃光罩，因此必须使用反射光罩以便在局部区域反射光线，并在其它区域吸收光线，以便将电路有效地传送到晶圆上。

　　Intel的研究人员与工程师已做好解决这些问题的准备，并为硅晶工业带来划时代的先进科技。但是，如果要实现Intel承诺的预言—在2010年能够在显微镜底下把这么一个晶体管装到包含着数十亿个晶体管的处理器上，他们还有很长的一段路要走。

每18个月番一番的定律已经不在适用

传统的个人电脑可能会被量子、生物或者光学个人电脑等取代，但是它们并不能拯救最初是针对集成电路的摩尔定律。那么，摩尔定律灭亡了吗？应该说的确是这样的。对于摩尔定律的争论是有价值的，每18个月番一番的定律已经不在适用。

3、摩尔定律未来将会如何？

　　四十多年的创新已让摩尔定律实现，但是Intel确信将来会变得更美好。到了2015年，Intel梦想每个处理器芯片中将含有数十甚至数百个核心。这些核心可同时执行数十、数百，甚至数千个线程的业务。

　　Intel现在甚至在研究三维(3D)芯片以及晶圆堆栈技术，它可将设备密度由数百至数千个针脚，扩展成百万甚至是千万个连结。这可以大大地提升内存至处理器间的连结性，以达成Intel将来多核心架构所需的带宽。Intel研究员及技术与制造团队的技术策略总监Paolo A. Gargini曾说过，“摩尔定律的重要，不只是带领硅晶产业的单位数量，更是我们过去四十年来的成绩，也是我们对未来的可能性。”

　　我们不知道未来十年世界会如何变化，但对于处于Intel中的我们，可以想象其可能性。而我们的专注会持续放在划时代技术的研究上，以达成今日乃至于明日的应用模式。这包括了计算机与通讯的结合，家庭与企业应用的持续加强，以及全球科技利益的延伸。

  结语：

　　目前，大规模芯片生产已达到0.09微米工艺，微电子工业发展每下一步的线宽大约是前一步的0.7倍，其后是0.065微米、0.045微米、0.032微米……如果芯片生产仍然能以3年翻一番的速度发展，那么在十几年之后，就必然会面临硅芯片技术的物理极限。摩尔定律是否已经遭遇到挑战了呢？其实不然，从发展的角度来说，即使硅芯片技术达到了极限，人们还会发明其他的替代技术；即使英特尔公司走到了终点，还会有其他的公司接上来……

　　换个角度说，摩尔定律仅仅是集成电路晶体管数量发展的规律，仅此而已！