工艺做的再精确，它错了一样白搭--论设计规则的重要性！
我想很多朋友都有过或者正在经历驾照考试，里面的要求真是五花八门，各种看着头晕，尽管本人运气科目一当时考了100分，但是让我再考一次，也不一定能考过的，厚厚的一本书硬背下来，确实难过。
半导体芯片从电路符号到版图生成，中间也要经历一个验证过程，除了自身功能验证，还要通过设计规则（Design Rule）的验证，因为半导体器件是通过不同层次，经过多次工艺步骤一层一层堆叠出来了，不同层次之间，同层次内部结构之间一定要满足一定的规则才能保证在正确工艺之后出来的产品满足性能要求，违反设计规则的结果与驾照考试一样就是很可能不能通过，还得重来，既浪费了时间，又对自己信心形成一定的冲击，不是一个好的做法，然而很多国内的客户，为了多节省一些芯片面积，好让一片晶圆上尽可能多的产出芯片，他们会对某些他们认为不重要的设计规则进行收紧（俗称“偷rule”），而对于工艺来说，也许偷了一点点rule不一定有什么大问题，但也非常有可能造成产品稳定性降低，结果经常出现低良现象，实际是得不偿失的，还不如老老实实的按照FAB厂给的设计规则来设计版图来的实在。
下面就开始介绍一下常见层次的设计规则，大家可以对照自己的产品研究一下是否有些层次违反了设计规则，自己手里是不是有些失效案例是因为设计规则偏差造成的。
首先，定义几种关键位置的尺寸名称，见上图，定义了以上尺寸后，就相当于给出了所有图形的最小尺寸，对于不同层次，因为敏感度要求不同，overlay要求也不一样，实际最小尺寸是不一样的，下面以一个常见的CMOS工艺为例，来介绍一下不同层次的设计规则：
（一）Nwell：用作PMOS的阱，在工艺中的图形如下；
Nwell的设计规则如下：注意中间几个数值比较小的规则f和h，不要轻易违反这个rule，否则有漏电风险，其它rule的尺寸都比较大，一般不会有大问题，如果是有0层的工艺，Nwell需要与0层对位，如果没有0层，Nwell要做出台阶，为后面OD前的层次做出对位标记；
（二）有源区：这里定义为了TO，常见的叫法是OD,AA
在图中的位置就是场氧（STI）中间的区域
有源区是一个比较关键的层次，后面直到POLY-1的层次都要与之对位，对于这个工艺，里面的尺寸也都比较小，对于要长场氧的工艺，有源区会生长出鸟嘴，尽管design rule里面设置了一个rule，如果你不把鸟嘴尺寸和光刻，刻蚀的偏差计算进去，实际做出来的尺寸很可能就是有源区几乎没有了，这里就有了一个bias table的概念，后面有机会讲解，简单讲就是工艺中任何造成实际工艺完的尺寸与设计尺寸造成的偏差都要做出补偿，使实际最终做出来的尺寸与设计尺寸一致，对于STI工艺，没有鸟嘴那么大的尺寸，但仍然会有一个小一点的偏差，一样要计算在内。
（三）Poly-1：一般Poly-1都是做Gate的层次，因此其精度要求更高；
Poly-1设计规则如下：Poly-1的要求高从规则要求就可以看得出来，基本上都是最小这套0.5um工艺的最小rule，Poly-1要作为之后直到contact的对位标记，其profile越垂直越好，一般要求85°以上，任何footing，necking，甚至residue都是致命的，所以Poly1-光刻和刻蚀都是最关键的，一定要控制好；
（四）Poly2：一般用作高阻，或者电容的上极板，作为电阻时，其敏感程度视客户产品设计要求，有的客户要求高阻的一致性非常高，这种情况下对其线宽和浓度的控制就非常关键，一定要通过光刻矩阵法（Matrix）找到最合适的工艺窗口才能将产品良率控制的非常稳定；
另外，说一个小窍门，如果做出来的高阻太高了，可以重做alloy，一般会变低一些（浓度发生再分布），但如果是注入计量偏低造成则无效，因此这一点要格外注意；
（五） P 区域： PMOS的源漏，NMOS的P阱引出区域
CMOS工艺的最大特点就是实现了自对准，因此，P 区域只要大于有源区一定尺寸即可，但这个尺寸如果设置太小，在工艺shift略大，但没有超出这个值得时候仍然会有低良风险，因为如果对准偏差略大的时候，会有一定离子注入到场氧边缘而穿透鸟嘴的风险，从而造成不该注入的区域被注入了P ，从而造成异常而失效，因此，设计规则给出的值并不代表一定会没有问题，设计规则给的这个值是如果产品严格按照其设计，其良率会是一个稳定的状态，但异常情况不计算在这个范围内，这一点一定要有概念。
（六）N 区域：NMOS的源漏，PMOS的N阱引出端，N 基本与P 是一回事，版图运算的时候有时候就是P 取反，然后减去POLY2的区域，这里又提出了一个版图运算的问题，设计版图设计的时候，为了方便，有的时候设计了一个区域，这个区域则会有一个数据代表它，如果另一个区域可以用剩下的区域，则可以直接取反，这样设计既省事又方便，因此，版图中dark和clear是有讲究的；
（七）Contact：接触孔
又到了接触孔了，这个接下层，呈上层的区域，其关键不言而喻，其规则中也基本是最小尺寸，而且这一层因为图形都是小方块，还不像Poly-1多数都是长条图形，Contact都是小方块，其单个孔面积非常小，而且不同区域数量还不同，这就造成了光刻很容易出现defocus，从而发生图形畸变，孔尺寸变小，孔缺失等现象，并且很有可能因为设计没有考虑密度问题，从而造成loading effect，有些区域刻的深，有些区域刻的浅，这些都是不希望见到的现象，越到先进工艺上，这种差异越容易造成低良。
（八）Metal-1：有的工艺metal-1直接填充进contact中，有的工艺则通过W塞来做一个过渡，然后再淀积metal-1，不管哪种工艺，metal-1一般都是比其他metal层次规则更紧的一层，因此它同样有可能出现loading effect，这种效应最明显的位置就是FUSE区域，FUSE区域都是单独的一小块区域，光刻胶在上面很容易呈“坍塌”状，从而造成刻蚀后其profile非常斜，它相当于一个非常典型的ISO区；
Metal-1的作用一定要将contact盖住，如果有露出来，对于敏感工艺很可能会出现问题；
（九）Via：通孔
承接metal-1和metal-2的层次，其作用类似于contact，尺寸也比较小，也非常关键，因为Metal-1到Metal-2之间有一个平坦化的概念，不管用不用CMP（化学机械抛光）来平坦化，Metal-1上面的介质层都会有一定的起伏，如果平坦化的不好，都会对Via和后面的Melal-2造成光刻的不良；
（十）Metal-2：如果metal-2是top metal，那么一般它的rule要松一些，如果Metal-2还只是中间metal，那它的rule与Metal-1相差不大，Metal-2到Metal-n之间的rule与Via-1到Via-n-1的规则类似，这里就不赘述了，但其关键程度是相同的，半导体的rule就是“100-1=0”，即，有100道工序，1步工序出现了异常都可能造成最终的产品是fail的。
（十一） PAD: 一般要求比较低，不再赘述
以上是一个标准CMOS流程的各个层次的设计规则和应该要注意的事项，follow对应的rule，对于已经验证无误的流程，一般不会有问题，对于其中的注意事项，则要多加注意，一旦哪一点没做好，后面流片的时候就是一个大麻烦！
（说明）一般如果工艺中有非常复杂的器件，设计规则需要将这些复杂的器件的结构，相对位置，尺寸标记出来，供设计公司参考，还要将典型的器件的电学参数列于其上，同样起到参考的作用。
最后给了下面一张图，这张图其实不是非常有道理，现在市场竞争多么强烈啊！芯片尺寸当然是一个必然要控制的关键，如果我可以选择0.18um工艺，我肯定不会选择1.0um的工艺，芯片面积可能会差几倍，尽管0.18um成本可能会比1.0um工艺高一半，但是实际产出芯片可能增加几倍，那选哪个工艺就不用说了，但实际设计中，可能还有另外一个问题，就是如果手里的设计是匹配1.0um工艺的，把它转换成0.18um工艺需要作出非常大的变动，甚至有可能失败，那可能也只能先选1.0um工艺，切换0.18um工艺需要再慢慢做了。
以上就是今天设计规则的内容，难倒不难，就是一个概念的问题，需要大家掌握，这是一个设计的参考，客户产品制版前都需要进行Job View的，就是要check这些rule，层次是否正确，这是一个绕不过去的步骤，不要想着不管它，做好这一步也是非常重要的。