言简意赅介绍:数字IC设计基本流程和所使用的工具

1. 前端的verilog代码编写。
2. NOAVS的Debussy和NLint 用于做语法的检查。
3. synopsys的vcs或者cadence的nc-verilog是主流的simulation软件。
4. 编写constraint-file
5. 用synopsys的Design-Compiler 为synthesis。
    a)其中还有DFT-compiler,Power_Compiler,library_Complier等,属于DC的附属license。
    b)DFT-Compiler的主要用途是做完成DFT相关的工作(Design-for-test),比如scan-DFF的替换,scan-chain的stitch,scan-coverage的check等scan相关的工作。
    c)Power-compiler完成power的优化,比如clock-gating-cell的inserter等。
    d)library-compiler的用途是将ip-vender提供的ip的lib档转换成db档,db是synopsys内部的格式,在后面的DC,Astro,ICC中都会使用,表明ip的timing-info
    在这步生成了netlist和sdc file,提交给backend。
6. backend部分首先需要准备database,是有Astro或mikyway 将没有FRAM info的文件生成milkyway lib。
ip 的mikyway主要包括3部分信息:
      1)FRAM外框的大小和出pin的location,来自lef 或者def file
      2)LM  内部的timing 和连线信息,来自db或者lib file
      3)版图信息,来自GDS file
7. 在所有的standard-cell和ip 的database都准备好之后可以开始floorplan
    floorplan可以用candence的soc-encounter或者直接在Astro中完成,
    推荐是用soc-encounter,界面好,功能强大点。
8. 真正的backend,Astro或者ic-compiler来完成最后的placement,cts,routing。
9. star-rc抽出RC参数,xtalk,抽出cross-talk的info
10. 用PT来做最后的timing-check。
11. DRC和LVS
12. Tapeout

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