提出了一种锁相环快速锁定的方案，在传统锁相环基础上，额外设置辅助充电模块，此模块可实现在输入参考时钟与反馈时钟频率差距较大时，提供大电流对滤波器中的电容充电，在临近锁定状态时退出快速锁定模式切断充电通路，因此极大地缩短了的锁定时间，并基于电路仿真验证了方案的可行性与稳定性。
中文引用格式： 潘鸿泽，王东兴，宋明歆. 一种快速锁定锁相环的方案设计[J].电子技术应用，2019，45(11)：47-50.
英文引用格式： Pan Hongze，Wang Dongxing，Song Mingxin. A design of a fast lock-in phase lock loop[J]. Application of Electronic Technique，2019，45(11)：47-50.
锁相环作为集成电路中关键的模块，被广泛地应用于各领域中。作为数字电路的“心脏”，锁定时间被视为关键的指标。一个典型的锁相环环路如图1所示，其开环传递函数表示为：
其中Icp为电荷泵镜像电流，Kvco为压控振荡器增益，N为分频比，ωlpf为滤波器-3 dB带宽。锁相环的闭环传递函数表达为：
对此闭环系统的输入施加X(s)=1/s的阶跃信号时，得到输出信号：
对式(6)作拉普拉斯反变换，得到该系统在欠阻尼(0<ξ<1) 情况下的时域响应：
本文实现快速锁定的方案如图2所示，在典型锁相环环路中设置辅助充电模块，其内部由模式鉴别逻辑电路、电流源、开关构成。模式鉴别逻辑电路实现的功能为：在参考时钟与反馈时钟频率相差较大时，控制开关闭合，使电流源为滤波器中的电容充电，进入快速锁定模式；当参考时钟与反馈时钟频率相近时，控制开关断开，关闭电流源输出通道，退出快速锁定模式。
因此，减小锁定时间的关键问题转化为：如何分辨参考时钟与反馈时钟的频率差距，并转化为电路的实现方式。在锁相环初启动时，振荡器处于起振阶段，由于振荡器控制信号(Vcont)电压较低，反馈时钟(clk_fb)频率较为缓慢，其频率与参考时钟信号(clk_ref)频率相差较大，如图3所示，在每个反馈时钟信号的周期内，参考时钟信号经历了多个周期。故可将每个反馈时钟周期内参考时钟经历的周期个数作为分辨快速锁定模式的依据。本设计中周期个数取值为2，即在每个反馈时钟周期间隔内，若检测到存在两个或两个以上的参考时钟周期，则判定进入快速锁定模式，若检测到小于两个参考时钟周期，则退出快速锁定模式。在退出快速锁定模式后，仅依靠传统电荷泵对滤波器中的电容充电，直至锁相环达到锁定状态。
一种以上述判别方式实现的模式鉴别逻辑电路如图4所示，该电路由一个二选一数据选择器(Mux2)和一个二位二进制计数器(Counter2)构成，其内部信号描述为：A与B为数据选择器的待选择信号，s为选择控制信号，rst为计数器的异步复位信号，clk为计数器的时钟信号，A1与A0分别为计数器的高位与低位输出。
此时序电路的波形图如图5所示，每次反馈时钟的上升沿都会执行异步复位功能，计数器输出A1A0=2′b00，此时低电位的A1信号会使clk_ref信号通过数据选择器，控制计数器开始计数。当计数器输出达到2′b10时，高电位的A1信号使得数据选择器的输出发生变化，计数器不再计数并保持当前的输出状态，直到下一次输出被复位。当反馈时钟频率足够大时，每次反馈时钟周期内无法检测到两个参考时钟周期，A1将一直保持低电位。故可将A1信号作为控制开关的信号(en)。
图4中计数器的RTL级电路如图6所示，异或门与反相器构成的次态逻辑为A1A0(次态)=A1A0+1，以此实现计数功能，若存在最高位进位则溢出。
上述模式鉴别逻辑电路存在一个缺点，在参考时钟与反馈时钟频率差距较大时，每次复位后en信号都保持两个参考时钟周期的低电位，开关断开，时间未被有效地利用。一个解决此问题的方法如图7所示，在输出处连接一个D触发器，先锁存前一个周期得到的高位信号，再执行复位操作。为了保证锁存与复位的先后顺序，使用了一个缓冲器(Buffer)。
图7改进的模式鉴别逻辑电路的实际仿真结果如图8所示，在两个信号频率相近时，由于相位的差别，反馈时钟周期内有可能存在两个参考时钟的上升沿，因此在临近锁定状态时，en信号翻转属于正常现象。然而一个值得注意的问题是：在最开始的一段时间内，en信号为低，并没有进入到快速锁定模式。造成这种现象的原因为：由于振荡器在最开始起振的过程中频率缓慢，使分频器输出的第一个上升沿到来过于迟缓，而D触发器依靠此上升沿锁存高位信号，故在开始的一段时间内en信号保持为低，未能进入到快速锁定模式。
上述问题可以通过在时域内增加窗口的方法解决，如图9所示。将图9(a)中的阶跃(step)信号与图9(b)中的en_pre信号作逻辑处理，得到与图9(c)中的en信号，执行此逻辑的真值表如表1所示。
进一步改进的模式鉴别器如图10所示，添加了反相器和与非门实现了式(11)的逻辑功能。在锁相环刚开始启动时，step信号为低，无论en_pre信号为何值，en都保持为高，直接进入到快速锁定模式，而当step信号为高时失去作用，振荡器已经建立了一段时间，此时en信号的逻辑值与en_pre信号相同。
在图10中由3个级联的四分频器（Div4）与数据选择器构成的反馈环路中，step信号最初为低电位，使得clk_ref通过数据选择器并控制分频器开始翻转，当step信号达到高电位时，切换数据选择器的输入，使分频器不再工作。以此方式，控制分频比可以得到任意上升位置的阶跃信号。分频比视具体情况而定(例如本次设计中参考时钟周期为50 ns，经过64分频后得到3 μs左右的低电平窗口，足够覆盖图8中信号在最开始阶段的低电位时间段)。进一步改进的模式鉴别逻辑电路仿真结果如图11所示，Vcont_normal与Vcont_fast分别代表了普通锁相环环路与应用本文方案的锁相环环路在相同滤波器的条件下的振荡器控制信号。滤波器参数分别为：C1=120 pF，C2=25 pF，R1=15 kΩ。当指定环路带宽ωc与相位裕度φc时，滤波器参数由下列公式给出[6]：
仿真结果表明，传统环路与经过本文提出的方法加速的环路的锁定时间分别为61 μs与15 μs，因此极大地减少了锁定时间，且锁定时间仍可以通过调整充电电流进一步改善。在传统锁相环的基础上，引入了辅助充电模块，通过不断地对模式鉴别逻辑电路结构优化，在无需改变普通锁相环环路参数情况下，达到了缩短锁定时间的目的。仿真结果表明，在相同的滤波器参数下，与传统的典型锁相环环路相比，锁定时间降低了约75%，且仍有改善空间，该方案可应用于绝大多数电荷泵锁相环的设计当中。
参考文献
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[5] 韦雪明，李平.一种可快速锁定的低抖动自偏置锁相环设计[J].微电子学，2011，41(2)：185-188.
[6] 姜梅，刘三清，李乃平，等.用于电荷泵锁相环的无源滤波器的设计[J].微电子学，2003(4)：339-343.
作者信息:
潘鸿泽1，王东兴1，宋明歆2
(1.哈尔滨理工大学 理学学院，黑龙江 哈尔滨150080；2.海南大学，海南 海口 570228)
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