【精品博文】基于ZC706，ZYNQ学习手记（2）:用PL端点亮流水灯（第1部分）

开发环境安装好之后，进行大家都喜闻乐见的第一个程序——点灯，本次使用纯逻辑端也就是PL端来控制ZC706开发板上的4个LED灯。

一、查看开发板原理图

打开之后，找到GPIO页面中四个LED灯位置

然后找到与LED灯相连的FPGA芯片对应管脚

对应板上从左至右的四个LED灯的管脚分别为Y21、G2、W21、A17。记住这四个管脚，之后在写约束文件也就是XDC文件时需要用到。

同理找到我们需要的外部时钟和复位端口。

二、新建工程

1.打开vivado

进入初始页面，点击新建工程

2.弹出向导窗口，直接NEXT。

3.设置工程名以及工程路径，楼主在这里设定工程名为Water_Leds，设置好后，点击NEXT

4.选择工程类型，选择RTL工程，这一次先不添加源文件，NEXT

5.选择对应的芯片或者开发板型号，楼主这里选择Boards中ZC706评估板，NEXT

6.最后会弹出一个关于该新建工程的综述窗口，没有问题直接Finish

新建工程的向导就结束了，接下来就是要添加我们的文件到工程中去了。

三、添加文件

1.添加设计文件也就是我们的.v文件，在工程界面左边Project Manger窗口中点击Add Sources，

或者是快捷键ALT+A，弹出Add Sources窗口，选择Add or create design sources，然后NEXT

如果我们有已经写好的.v文件，可以直接点击Add Files，这里我们要新建一个.v文件，所以选择Create

File,

在弹出的小窗口中，输入要创建的文件名(这里楼主填的是Water_Leds_top)，然后点击OK

点击Finish

在弹出的窗口中，你可以定义输入输出接口，VIVADO会根据你选择的接口在生成相应的模版，当然，也可以不在这里定义，楼主习惯自己在代码中定义，所以直接点OK，软件会弹出窗口提醒Define Module,直接Yes就好

我们的Water_Leds_top.v文件就已经创建好并添加到工程中了。

2.添加仿真文件

众所周知，FPGA中仿真是极其关键的一步，接下来说怎么添加test bench到vivado工程中。

与添加设计文件一样，ALT+A打开Add Sources窗口，不同的是，选择Add or create design sources。然后NEXT

后面的步骤跟添加设计文件的过程大同小异，不再赘述。

3.添加约束文件

约束文件的添加可以放到功能仿真之后添加，系统综合后打开I/O 配置界面可以用图行化方式配置管脚约束，并自动更新到XDC文件，这次只讲如何创建XDC文件并添加到工程。与添加设计文件和约束文件相似，ALT+A后选择Add or create constraints。

之后步骤也与之前一样。

当文件都添加到工程后，我们可以在Sources 窗口中看到刚刚添加的文件，双击后就可以编辑