PIE工作内容（继续转载3）
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41. 什幺是 device breakdown voltage?
答：指崩溃电压（击穿电压），在Vg=Vs=0时，Vd 所能承受的最大电压，当Vd 大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。在器件越做越小的情况下，这种情形会将会越来越严重。
42. 何谓ILD? IMD? 其目的为何？
答： ILD ：Inte rLayer Dielectric, 是用来做device 与第一层metal 的隔离（isolation）而IMD ：Inter Metal Dielectric，是用来做metal 与metal 的隔离（isolation ）. 要注意ILD 及IMD 在CMP 后的厚度控制。
43. 一般介电层ILD 的形成由那些层次组成？
答：① SiON 层沉积(用来避免上层B,P 渗入器件) ；
② BPSG （掺有硼、磷的硅玻璃）层沉积；
③ PETEOS（等离子体增强正硅酸乙脂）层沉积；
最后再经ILDOxide CMP(SiO2的化学机械研磨) 来做平坦化。
44. 一般介电层IMD 的形成由那些层次组成？
答：① SRO 层沉积(用来避免上层的氟离子往下渗入器件) ；
②HDP-FSG （掺有氟离子的硅玻璃）层沉积;
③ PE-FSG（等离子体增强, 掺有氟离子的硅玻璃）层沉积；
使用FSG 的目的是用来降低dielectrick值, 减低金属层间的寄生电容。最后再经IMD Oxide CMP(SiO2的化学机械研磨) 来做平坦化。
45. 简单说明Contact(CT)的形成步骤有那些?
答：Contact是指器件与金属线连接部分，分布在poly 、AA 上。
①Contact 的Photo （光刻）；
②Contact 的Etch 及光刻胶去除(ash& PR strip)；
③ Glue layer（粘合层）的沉积；
④ CVD W（钨）的沉积
⑤ W-CMP 。
46. Glue layer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？
答：因为W 较难附着在Salicide上, 所以必须先沉积只Gluelayer再沉积W Gluelayer是为了增强粘合性而加入的一层。主要在salicide与W(CT)、W(VIA)与metal 之间, 其成分为Ti 和TiN, 分别采用PVD 和CVD 方式制作。
47. 为何各金属层之间的连接大多都是采用CVD 的W-plug(钨插塞)?
答：①因为W 有较低的电阻；
② W 有较佳的step coverage(阶梯覆盖能力) 。
48. 一般金属层(metal layer)的形成工艺是采用哪种方式? 大致可分为那些步骤?
答：① PVD (物理气相淀积) Metalfilm 沉积
②光刻(Photo)及图形的形成；
③ Metalfilm etch 及plasma(等离子体) 清洗（此步驺为连序工艺，在同一个机台内完 成，其目的在避免金属腐蚀）
④Solvent光刻胶去除。
49. Top metal和inter metal的厚度，线宽有何不同?
答：Topmetal通常要比intermetal厚得多，0.18um 工艺中intermetal为4KA,而topmetal要8KA. 主要是因为topmetal直接与外部电路相接，所承受负载较大。一般topmetal 的线宽也比 intermetal宽些。
50. 在量测Contact/Via（是指metal 与metal 之间的连接）的接触窗开的好不好 时, 我们是利用什么电性参数来得知的?
答：通过Contact或Via 的 Rc 值，Rc 值越高，代表接触窗的电阻越大, 一般来说我们希望Rc 是越小越好的。
51. 什么是Rc? Rc代表什幺意义？
答：接触窗电阻，具体指金属和半导体（contact）或金属和金属(via)，在相接触时在节处所形成的电阻，一般要求此电阻越小越好。
52. 影响Contact (CT) Rc的主要原因可能有哪些?
答：①ILD CMP 的厚度是否异常；
②CT 的CD 大小；
③CT 的刻蚀过程是否正常；
④接触底材的质量或浓度（Salicide ，non-salicide)；
⑤CT 的gluelayer（粘合层）形成；
⑥CT 的W-plug 。
53. 在量测Poly/metal导线的特性时, 是利用什么电性参数得知?
答：可由电性量测所得的spacing& Rs 值来表现导线是否异常。
54. 什么是spacing? 如何量测?
答：在电性测量中，给一条线(polyor metal)加一定电压，测量与此线相邻但不相交的另外一线的电流，此电流越小越好。当电流偏大时代表导线间可能发生短路的现象。
55. 什么是 Rs?
答：片电阻（单位面积、单位长度的电阻），用来量测导线的导电情况如何。一般可以量测的为AA(N ,P ), poly & metal.
56. 影响Rs 有那些工艺?
答：①导线line （AA, poly & metal）的尺寸大小。(CD=criticaldimension)
②导线line （poly& metal）的厚度。
③导线line (AA, poly & metal) 的本身电导性。（在AA,poly line 时可能为注入离子的剂量有关）
57. 一般护层的结构是由哪三层组成?
答：① HDP Oxide(高浓度等离子体二氧化硅)
② SRO Oxide（Siliconrich oxygen富氧二氧化硅）
③ SiN Oxide
58. 护层的功能是什幺?
答：使用oxide 或SiN 层, 用来保护下层的线路，以避免与外界的水汽、空气相接触而造成电路损害。
59. Alloy 的目的为何?
答：① Release 各层间的stress （应力），形成良好的层与层之间的接触面
②降低层与层接触面之间的电阻。
60. 工艺流程结束后有一步骤为WAT ，其目的为何?
答：WAT(waferacceptance test), 是在工艺流程结束后对芯片做的电性测量，用来检验各段工艺流程是否符合标准。（前段所讲电学参数Idsat,Ioff, Vt,Vbk(breakdown), Rs, Rc就是在此步骤完成）