【博文连载】Wishbone总线介绍
图29 Wishbone总线结构图
● 所有应用使用一个总线体系结构；
● 简单、紧凑的体系结构；
● 支持多控制器；
● 64位地址空间；
● 8～64 位数据总线（可扩展）；
● 单周期读和写；
● RMW（R E A D - M O D I F Y - W R I T E ）周期；
● 事件周期；
● 支持重试；
● 支持内存映射，FIFO（FISRT IN FIRST O U T ）和十字互连接口；
● 提供为较慢设备使用而扼制数据流的机制；
● 使用者定义标志为，确定数据传输类型；
● 由终端用户定义仲裁方式。
总结
在以上介绍的三种总线中，CoreConnect虽免费不过需要IBM 公司许可，ARM 没有明确的正式说法，可能也会免费，而Wishbone 是绝对免费的。三种总线都是同步的总线，使用时钟上升沿驱图7 8-bit SLAVE输出端口动和采样信号。总线的基本操作几乎没有区别，最大的区别在于提供的特性和规范的完整性。CoreConnect和AMBA都给设计者提供了一种系统总线的选择。系统集成设计者当试图连接为不同连接设计的设备时会遇到问题，在建立全面完整的系统时需要桥。而在Wishbone 中，所有的IP核都连接在同一标准接口上。系统设计者可以选择在一个微处理器核上实现两个接口，一个给高速低延迟设备，一个给低速低性能设备。综上所述，我们认为采取Wishbone作为IP核的基本互联的接口标准更便于设计，它的信号十分直接，如果需要可以很容易被其它接口所采用。
Wishbone 总线完全公开、完全免费，易于推广，当然一个规范能否成为行业标准，除了本身的技术特性外，还要看是否被业界接受。Wishbone已被OPENCORE 联盟采用，并且有可能成为IEEE标准。因此，Wishbone 总线从技术上讲简单、灵活、功能强大及易于移植，从经济角度考虑又全部免费，易于全面推广。我们认为它极有可能成为未来SoC片上总线的通用标准，其前景看好。
Rudolf Usselmann的英文原文：
Wishbone总线B.4版：