段氏兄弟《Nature》：二维晶体管的前景与预测！

鉴于原子的薄通道可以促进晶体管的持续缩放，二维(2D)半导体，吸引了人类极大的兴趣。然而，尽管研究众多，2D晶体管的全部潜力还尚未完全确定。为此，人类需要对2D晶体管的基本优点和技术限制进行批判性的评估和客观的预测。

近日，来自美国加州大学洛杉矶分校的段镶锋和其兄弟湖南大学段曦东等研究者，回顾了2D晶体管的前景和现状，并强调广泛使用的器件参数(如载流子迁移率和接触电阻)，可能经常被错误估计或误解，导致这些参数，可能并不是衡量2D晶体管的最可靠的性能指标。相关论文以题为“Promises and prospects of two-dimensional transistors”发表在Nature上。

论文链接：

https://www.nature.com/articles/s41586-021-03339-z

场效应晶体管(FETs)，是现代计算机处理器的基本组成部分。20世纪60年代以来，典型微处理器中晶体管的数量，以显著的指数增长，这一趋势被称为摩尔定律。通过使器件更小，可以将更多的晶体管，封装到一个芯片中，从而大大提高性能的同时，降低了成本。半个多世纪以来，微电子硅的不断小型化，推动了集成电路的指数增长。如今，随着硅晶体管进入了亚10纳米技术节点，技术挑战越来越大，探索替代器件几何形状或新的沟道材料，对未来的处理器芯片，变得越来越重要。

FET是一种电子开关，其中源极和漏极之间的半导体通道的电导，可以通过第三个电极(栅)开关，该电极通过一薄介电层静电耦合(图1a)。因此，典型薄膜场效应晶体管的开关行为，是由三端器件中的静电决定的，这是由一维泊松方程决定的：

φ(x)为源漏方向的势分布；λ是晶体管的特征长度，最终决定晶体管的大小；其中t_b、ε_b、t_ox和ε_ox分别为半导体体、介电氧化物层的厚度和介电常数。为了进一步减小特征长度λ，在减少t_ox和增加ε_ox方面已经做了巨大的努力，允许晶体管扩展到更短的栅极长度，同时保持足够的栅极可控性。

图1 FETs中的体厚度缩放

与此同时，体厚度t_b的缩放也被大力追求，以减少λ，以两种先进的器件结构为例(图1a)：1996年，为了响应一项名为“亚25纳米开关”的提案，人们提出了超薄体绝缘体上硅FETs和FinFETs。这些器件结构的采用，成功地将摩尔定律扩展到10纳米以下的技术节点。不断扩展到更短的门长，需要进一步减少t_b，其中涉及的关键挑战，包括有限厚度变化、表面粗糙度和不可避免的表面悬空键。这种非理想性强烈地分散了载流子，并随着t_b的降低而迅速恶化，导致载流子迁移率(μ)的大幅降低。特别是当体厚低于5nm时，由于厚度波动诱导散射，迁移率理论上以t_b的六次方(μ∝t⁶_b)而增大(图1b)，对晶体管的持续缩放构成了一个临界限制。

在这里，研究者首先简要讨论了对晶体管操作至关重要的关键材料参数，并将它们与2D和传统3D半导体，进行了比较。接下来，研究者强调了在评估2D晶体管性能时的一些常见缺陷，包括迁移率测定和接触电阻提取中的不确定性。鉴于这些挑战，研究者讨论了精确测量和正确评价2D晶体管的一些基本要求，并提倡将饱和或通态电流密度，作为更直接的二维半导体测量方法。最后，研究者总结了推动2D晶体管极限的途径、实验室到工厂过渡的关键技术障碍以及由此产生的潜在机遇。

图2 三维和二维半导体材料性能的比较。

图3 测定迁移率和接触电阻时的缺陷。

图4 实验室到工厂的转变及工业应用前景。

综上，鉴于2D晶体管的历史很短，相信从实验室到芯片的转变，才刚刚开始，并将继续在广度和深度上，不断扩展，最终为社会带来可衡量的利益。（文：水生）