Hot Chips 2020：Intel公布Ice Lake-SP技术细节

今天是Hot Chips 2020的首个会议日，由于疫情的影响，整个会议改至线上举行。今日的议程中，Intel是首位登场的，他们首先带来了Ice Lake-SP，也就是他们的首款10nm制程服务器处理器的架构详情。需要说明的是，本文图片全部引用AnandTech。

Ice Lake-SP将作为第三代Xeon可扩展处理器登场，是Whitley平台的组成部分，只有单路或双路，四路和八路是前不久发布的Cooper Lake独占。它在内核上换用了Sunny Cove微架构，相比起原本各种基于Skylake的衍生微架构，Sunny Cove在IPC上面有很大的提升。

Ice Lake-SP处理器使用10nm+制程，就是宣传名为10nm SuperFin的制程，单个处理器最多应该能够集成28个核心，其基础架构仍然沿用Skylake-SP开始的Mesh架构。

从Skylake开始，Intel的服务器内核微架构与消费级处理器的是有一定区别的，之前表现在AVX-512的支持上，而在Ice Lake-SP上面，两个版本的内核差别就小了很多，Intel官方是将它和Cascade Lake进行对比的，其乱序重排缓冲区（ReOrder Buffer或Out-of-Order Window）大小从224扩大到了384（消费级为352）（8.19更新，官方乌龙，这里同样为352，没有区别），L2缓存大小为1.25MB（消费级为512KB），后端引入了第二个FMA单元（消费级为两个256宽度的普通FMA单元），这样就有两个普通FMA+一个FMA512单元了。

随着新内核到来的是一系列新的指令集，这里面有一些我们在消费级的Ice Lake上面就已经见到了。

通过专用指令集，Ice Lake-SP在诸多加解密计算上的性能相比起Cascade Lake要高出很多，最夸张的有8倍。不过如果想要享受到性能增幅，软件需要针对新的指令集进行重新编译。

看完内核，再来说说SoC上面的周边模块。Ice Lake-SP引入了新的“基础设施”，一条新的通用目的总线，将管理端和RAS服务与内部相连，另一条电源管理总线，同样连接到内部的核心、IO单元等元器件上。两条新总线的加入使得Ice Lake-SP的所有IP Core与外界有一个不间断的通讯，能够更好的被控制、管理。此外所有的子系统均有自己专用的一套电源管理单元。

然后是SoC布局上的改变，Ice Lake的总线布局从原本的6x3变成了7x3，内存控制器从原本的每单元3通道变成了每单元双通道，但是单元数量从两个增加到了四个，总的通道数量从原本的6通道变成了8通道，支持全内存加密。IO单元也从原本位于内核的一侧变成了位于两侧，这有助于降低通讯延迟，另外Ice Lake-SP确认引入PCIe 4.0，从图上看的话，应该会有64通道，新的PCIe 4.0控制器具有新的IO虚拟化设计。

每枚Ice Lake-SP拥有三个UPI通道，频率相互独立。

Ice Lake-SP引入了更好的电源管理技术，在内核频率的切换上，它几乎可以做到0延迟，对于Mesh总线的频率切换，Ice Lake-SP的延迟要低约3x。

针对处理器遇到AVX-512指令会降频的问题，Intel这次格外地注重。Ice Lake-SP将根据实际遇到的AVX-512指令种类决定能耗等级，也就是说，在Ice Lake-SP上，不是所有AVX-512指令都能够让它降低工作频率了。现在它有三种工作状态，遇到SSE和低级别的256宽度指令时不会降频，遇到高能耗的256宽度指令和低能耗的512宽度指令时会降低一个等级，遇到高能耗的512宽度指令时才会将频率降到最低等级。

而且Intel还在Ice Lake-SP上引入了新的速度选择技术（Speed Select Technology），允许用户重新对处理器的频率进行重新配置，可以进行配置的规格有性能Profile、基础频率、核心功率和睿频频率。这项技术将会在部分Ice Lake-SP处理器上可用，同时它可以在处理器运行时进行动态修改。

以上就是Ice Lake-SP的主要技术规格。