Latch-up的原理及分析

01

Latch-up的定义

Latch-up是指在CMOS电路中，电源（VDD）和地（GND）之间由于寄生的PNP和NPN的相互影响（SCR结构），而产生的低阻抗通路，使VDD和GND之间产生大电流。
注：SCR：Silicon Controlled Rectifier是可控硅整流器，在外部控制信号作用下，由关断变为导通，一旦导通，外部信号就无法使其关断，只能靠去除负载或降低其两端电压使其关断。
02
Latch-up的等级
Class1：+I:0mA~39mA    -I:0mA~-39mA
Class2：+I:40mA~99mA  -I:-40mA~-99mA
Class3：+I:>100mA         -I:<-100mA
注：+I/-I的+、- 代表电流的方向。
03
Latch-up的原理及分析
图（1）
我们以CMOS中常见的INV，来定性的分析Latch-up。
当没有外界干扰时，寄生三极管Q1和Q2处于截止状态。集电极电流是C-B反向漏电流构成的，此时电流增益很小，不会引起Latch-up。
图（2）
图（3）
一、当外界干扰出现，电源VDD突然增大，可以有两种方式去理解Latch-up的产生：
  • Q2的1端的电压突然增大，而2端由于Rnwell电阻的存在，增加慢点，使得Q2导通，Q2导通后Q2的3端由于电阻Rpsub，该端的电压也会上升，就触发Q1导通，形成PNPN（构成了SCR）导通路径，见下图（4）。
图（4）
  • 我们从另外一个角度分析，当VDD突然增大，VDD对电容（NWELL对地的寄生电容）充电，充电过程中电容相当于短路，致使Q2的基极（N）电压相当于0，Q2导通，在Q1的基极电压升高的同时，电容充电趋向饱和，使Q1导通，Latch-up产生。
图（5）
二、当外界干扰出现，地GND突然变小时：
Q1的P端电压由于电阻存在，未能及时降低到0，使得Q1导通，Q2接着导通，形成PNPN（构成了SCR）导通路径。
图（6）
三、当外界干扰，电源VDD突然增大，同时，地GND也突然变小，可以结合上面的一、二的分析这种情况。
四、当I/O的信号电压变化范围超过电源地时，有大电流产生，也可能引起Latch-up。
当OUT电压大于VDD时，等效的电路如图（7），Q2的P端电压是OUT电压，比Q2的N端的VDD电压大，Q2导通，之后Q1也导通。
图（7）
当OUT电压小于GND时，等效的电路如图（8），Q1的N端电压是OUT电压，比Q1的P端的电压小，Q1导通，之后Q2也导通。
图（8）
五、当NWELL的侧面漏电流过大时，也可能引起Latch-up，具体请根据上面的剖    面图和等效的SCR结构图分析。
六、ESD静电加压时，可能会从保护电路中引入少量的带电载流子到NWELL或衬底上，也会引起Latch-up。
04
 Latch-up的成立条件

从上述对Latch-up产生的原理分析，可以知道Latch-up成立的条件如下：
  • 有VDD、GND（形成大电流通路）
  • PNPN或NPNP结构（寄生的），形成SCR
  • 有NWELL电阻偏压，Psub电阻偏压
  • Noise
05
Latch-up的防止
  • PMOS、NMOS拉远一点，破坏SCR结构的形成；
  • Sub的Contact和Nwell的Contact尽量靠近源区，降低NWELL 和 Psub电阻值。
  • 远离Noise（远离PAD和大电流元器件），PAD附近或直接接到PAD的PMOS、NMOS做double ring（多子和少子ring）。
  • 加Guardring：多子Guardring，P+ ring围绕NMOS并接到GND；N+ ring围绕PMOS并接到VDD。加多子Guardring（其实就是Sub/Nwell的Contact），降低Nwell电阻和Psub电阻值。少子Guardring，P+ ring围绕已经加了多子ring的NMOS，并接到GND。N+ ring围绕已经加了多子ring的PMOS并接到VDD。加少子Guardring,可减少由于少数载流子注入Nwell或Sub引发Latch-up。
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