经常在MCU等应用系统中遇到系统电源电压出现欠压或意外掉电的情况，导致MCU的程序“跑飞”或丢失重要的数据。为了尽量避免这些情况的出现，掉电检测电路能够检测到系统供电电源异常，以提高系统的抗干扰能力和稳定性。提出一种基于180 nm工艺设计的掉电检测电路，具有结构简单、工作稳定可靠、版图面积小的优点，可集成在MCU等微处理器内部，实现对系统电源电压监测，减少系统的外围器件，降低系统成本。该电路结构可以非常容易地迁移至其他工艺节点，具备良好的工艺迁移特性和应用广泛性。
中文引用格式： 张猛华，薛海卫，于宗光，等. 基于深亚微米的低成本高可靠BOD电路[J].电子技术应用，2019，45(7)：40-43.
英文引用格式： Zhang Menghua，Xue Haiwei，Yu Zongguang，et al. BOD circuit of low cost and high reliability based on deep submicron[J]. Application of Electronic Technique，2019，45(7)：40-43.
随着超大规模集成电路的发展，集成电路越来越趋向于多功能、高性能、低功耗，由此带动电子技术的广泛应用，促进电子设备智能化程度的提高。单片机（MCU）电路因其出色的性价比、很好的能效比和宽电压工作范围等优点，在消费电子领域取得了广泛的应用，例如电动车、电力线、电表、电子标签、医疗设备、可穿戴设备等。在MCU的应用系统中，经常会遇到系统的电源电压出现欠压或意外掉电的情况，欠压可能会导致MCU的程序“跑飞”[1]，系统工作异常，意外掉电有可能会丢失重要的数据，并且丢失的数据不能够恢复[2]。特别是在某些系统应用场景下，当由于电源电压本身的原因，致使系统电源电压降低，当降低到一定程度时，会使片内逻辑门的输出驱动能力下降，从而导致片内数据混乱甚至数据丢失无法恢复[3]。为了尽量避免这些情况的出现，除了传统的上电复位（POR）[4-9]设计之外，一般需要加上掉电检测电路，以提高单片机系统的抗干扰能力和系统的稳定性。掉电检测电路能够检测到系统供电电源电压的异常，并在其下降至能够威胁系统的数据安全之前发出警告信号，系统据此采取措施，在低电压供电异常期间，会使MCU处于复位状态，待电源电压恢复正常值时，单片机自动复位后，系统程序重新回到正常的工作状态。针对上述问题，本文提出了一种基于180 nm CMOS（Complementary Metal Oxide Semiconductor）工艺设计的电源电压掉电检测电路，该电路具备电路结构简单、容易实现、工作稳定可靠、版图面积小的优点，可在几乎不增加电路额外成本的情况下，集成在单片机及微处理器系统内，减少系统的外围器件，降低系统成本。传统掉电电路检测BOD(Brown-out Detect)原理结构采用分压设计，由电阻串联分压完成[10]，如图1所示，电阻R1和R2组成的采样电路对被检测电源电压VDD进行采样，产生Vs采样电压，比较器比较采样电压Vs和参考电压Vref，如果采样电压Vs低于参考电压Vref则检出Vout输出低电平，如图2所示，表征电源电压掉落到所允许的最低规定电压。
通常在大规模集成电路中采用的掉电检测电路的功耗要求在微安(μA)量级，需要串联电阻值之和达到兆欧姆(MΩ)量级，如果R1、R2采用多晶硅电阻，版图的面积非常大，不能满足电路设计对小版图面积的需求。本文提出一种由MOS电阻代替分压电阻检测电源电压的结构，可以在不增加功耗的前提下实现小版图，满足面积的需求，且检测电压可调节。采用MOS管对传统的电阻串联分压结构进行改进，改进后的电路结构如图3所示。
图3中，采用3.3 V NMOS管N31和1.8 V NMOS管N21组成电源电压采样电路，常开的1.8 V PMOS倒比管P21和1.8 V NMOS管N22构成的放大器对B点电压信号放大输出。P21为倒比管，为恒定开启状态，作为放大器N22的负载电阻。NMOS管N31、N21均处于饱和区，N31和N21晶体管的电流为[11]：
VDD为3.3 V时，VB电压可以使输出保持在高电平，VDD下降到2.4 V左右时，VB电压小于 Vth1.8，使输出变为低电平。图3所示的NMOS串联分压结构在设计实践中存在设计参数调节难度大和对电源过电应力抗击能力弱的缺点，本节通过在3.3 V NMOS管N31下面串联一个3.3 V倒比NMOS管N32的优化方式，解决参数调节和抗过电应力问题，具体电路原理结构见图4。
图4中，采用3.3 V NMOS管N31、N32和1.8 V NMOS管N21、N22组成电源电压采样电路，其中N22栅极接电平“1”，固定开启，作为串联路径的负载电流源，限流作用；常开的1.8 V PMOS倒比管P21和1.8 V NMOS管N22构成的放大器对B点电压信号放大输出。P21为倒比管，为恒定开启状态，作为放大器N23的负载电阻；N24源漏均接地，为NMOS电容。图4中所示各个NMOS管特性描述如下：3.3 V NMOS管N31(W/L：1.5/1.2)，N32(W/L：1.5/3.0)；1.8 V PMOS管P21(W/L：0.25/6.5)；1.8 V NMOS管N21(3个，W/L：1.2/1.0)，N22(W/L：1.2/0.5)，N23(W/L：1.5/1.0)、N24(3个，W/L：1.7/0.9)。NMOS管N31、N32和N21均处于饱和区，N31、N32和N21晶体管的电流为：
VDD为3.3 V时，VB电压可以使输出保持在高电平，VDD下降到2.4 V左右时，VB电压小于Vth1.8，使输出变为低电平。根据电路的整体设计需求，并为了防止触发电压点设置过高，导致电路频繁检出供电异常，按照此原则，表1给出了一个掉电检测电路的参考设计参数。
本文采用TSMC 180 nm CMOS工艺设计整个掉电检测BOD电路，待检测电源电压为3.3 V，图5为整个掉电检测BOD电路的版图，版图面积仅为46.5 μm×12.4 μm。
图6、图7、图8为不同工艺角、不同电源电压、不同温度的PVT仿真图。图7给出在电源电压由0 V线性上升时的掉电检测电路的输出情况，例如：在典型（TT工艺角）情况时，电源电压上升至2.26 V之前，掉电检测电路输出一直保持为低电平，表明在此期间电源电压低于规定电压值，而当电源电压上升至2.26 V之后，直至3.3 V，掉电检测电路输出一直保持为高电平，表明在此期间电源电压高于规定电压值，电源电压处在正常的供电范围内，系统能够正常稳定地工作。
图8给出在电源电压由3.3 V线性下降时的掉电检测电路的输出情况，与图7类似。
本文设计的掉电检测电路，在一款基于ARM M系列的高性能单片机中成功实现应用，并通过该单片机电路对本文的掉电检测电路进行了测试，其中10只电路的测试结果如表3所示，从表中的数据可以看出，电路上电过程中检测电路触发点VB_th+范围为2.151 V~2.360 V，下电过程中检测电路触发点VB_th-范围为2.113 V~2.325 V，能够很好地满足电路的设计要求。
通过对表3的分析，同时也看出该种电路的结构在触发翻转电压点精度上的不足对于一些精度要求不高的应用场合，本文设计的掉电检测保护电路，具有电路结构简单、易于实现、版图面积小的特点，可集成于单片机内部，提高单片机的可靠性。对于更高精度要求（几毫伏误差）的应用场合，一般需要用到基准电压源对电路的电压触发点进行精准的比较，但是这种电路的版图面积比本文述的结构要大上10倍以上。本文提出了TSMC 180 nm工艺节点下设计的电源电压掉电检测电路BOD，介绍了电路结构的原理及其优缺点，分析了采用MOS管做为采样的分压串联电阻，并优化了设计和参数配置，仿真验证了设计结构的可行性，最后给出了该结构的样品电路的实测结果。结果表明，对于一些精度要求不高的应用场合，该检测电路结构简单，易于实现，工作稳定可靠，版图面积小点，可在几乎不增加电路额外成本的情况下，集成在单片机及微处理器系统内，实现对系统电源电压监测，减少系统的外围器件，降低系统成本。同时，该电路也可以使用于其他需要电压监控和保护的场合，例如充电电路的充电指示、非易失性存储器、高压或功率集成电路等的电源保护电路等。该电路结构可以非常容易地迁移至其他节点工艺，具备良好的工艺迁移特性和应用广泛性。
参考文献
[1] 吴东，张冈，张志鹏.一种实用的掉电检测和保护电路[J].电子技术应用，1999，25(6)：69-70.
[2] 高希栋.一种智能电能表掉电检测模块的电路设计[J].机电信息，2018(15)：147，149.
[3] 江浩.CMOS掉电检测及保护电路设计[J].中国集成电路，2010(12)：56-59.
[4] 杨洁，李阳军，黄海深，等.一种具有长复位延时的上电复位电路的设计[J].信阳师范学院学报( 自然科学版)，2016，29(2)：257-260.
[5] YASUDA T，YAMAMOTO M，NISHI T. A power-on reset pulse generator for low voltage applications[C].The 2001 IEEE International Symposium on Circuits and Systems. IEEE，20014：599-601.
[6] WADHWA S K，SIDDHARTHA G K，GAURAV A.Zero steady state current power-on-reset circuit with brown-out detector[C].19th International Conference on VLSI Design，2006.Held Jointly with 5th International Conference on Embedded Systems and Design.IEEE，2006.
[7] 单伟伟，周垚，吴建辉.一种具有零稳态电流的新型上电复位电路[J].东华大学学报(自然科学版)，2012，38(2)：213-218.
[8] Shan Weiwei，Wang Xuexiang，Liu Xinning，et al.An ultra low steady-state current power-on-reset circuit in 65 nm CMOS technology[J].Chinese Journal of Electronics，2014，23(4)：678-681.
[9] LE H B，DO X D，LEE S G，et al.A long reset-time power-on reset circuit with brown-out detection capability[J].IEEE Transactions on Circuits and Systems II:Express Briefs，2011，58(11)：778-782.
[10] 徐一，马永旺，何洋，等.一种应用开关电容分压的电源电压检测电路[J].电子器件，2018，41(4)：924-927.
[11] 毕查德·拉扎维.模拟CMOS集成电路设计[M].陈贵灿，程军，张瑞智，等，译.西安：西安交通大学出版社，2003.
作者信息:
张猛华，薛海卫，于宗光，张 继，陈振娇
(中国电子科技集团公司第五十八研究所，江苏 无锡214072)
