【精品博文】Vivado中新建工程或把IP搭建成原理图

赢一个双肩背包

有多难?

戳一下试试看!

→_→

长摁识别

上一节说了怎么建自己的IP,下面把自己的设计方案用IP的方式搭建成原理图。

  1. 新建project

  2. 选择芯片型号xc7z020clg400-1

  3. 既然vivado是按照IP原理图来设计的,首先是要添加block

  4. 直接从IP Catalog中选择想要的IP模块

  5. 这里我添加了cpu核,axi-bram控制器,bram,pll时钟器,中断桥接concat,以及我自己的nand IP

  6. 点击上方的Run Connect就会自动连接各模块,同时也会把Cpu_Reset,AXI Interconnect等必须的连接模块加进来。

  7. 一般来讲,xilinx自己的IP之间都会自动连好,但是你的IP软件不知道怎么练,所以clk rst等还是自己手动连线

  8. 接下来把该出的端口出一下,Run Block会把自带IP的管脚引出,自己的IP选中管脚按Ctrl+T快捷出。

  9. 这时整个布局界面一般都比较乱,整理一下。左侧工具条,倒数2、3分别是布局和布线。个人感觉layout不是很合心意,一般都是自己拖动模块布局,然后点Routing,基本上就顺了。

  10. 最终的布局布线图如下,按照信号流的走向来的。

  11. 双击各个IP把参数按照自己的需求设置下。比如说,system出uart usb sd接口,bram的宽度深度,axi出几个控制口等。这一步一般在添加IP之后就设置的,一般来讲,放在最后也没什么太多差异。

  12. 下一节,讲一下综合-实现-出bit。

    (未完待续~)

(0)

相关推荐

  • 视频教程 | 一小时快速上手 Vivado

    EEWORLD 电子资讯 犀利解读 技术干货 每日更新 在为大家推荐过verilog课程与FPGA设计技巧课程后,这次带来助力新手快速掌握FPGA新工具Vivado的教程.Vivado设计套件是商赛灵 ...

  • Vivado Block Design Container

    Vitis HLS合集来了 Vivado合集来了(2018-2019) Vivado合集来了(2020-2021) Vivado 2021.1版本的IPIntegrator增加了一个新的功能:BDC( ...

  • CRC循环冗余校验的原理与算法及FPGA实现

    一.CRC基本原理 在串行数据流的最有效的检错方案是CRC(Cyclic Redundancy check)循环冗余检验,CRC循环冗余校验最根本的原理就是将原始数据除以某个固定的数,然后所得的余数就 ...

  • 如何将vivado模块封装成DCP文件,以便直接例化调用?

    DCP是Vivado中的design checkpiont文件,它其实是一个压缩文件,保存了设计中的所有信息,便于提交设计分析和用户使用.DCP文件可实现模块加密,并且便于工程管理,相比于其他封装形式 ...

  • vivado的模块封装成DCP文件

    DCP是Vivado的design checkpiont文件,它其实是一个压缩文件,保存了设计中的所有信息,便于提交设计分析和用户使用.DCP文件可实现模块加密,并且便于工程管理,相比于其他封装形式, ...

  • Vivado-hls使用实例

    独 家 XILINX赛灵思全系列优势供应 XCVU9P-2FLGB2104I   200PCS XCVU9P-2FLGA2104I   500PCS XCVU13P-2FLGB2104I  300PC ...

  • Vivado BDC (Block Design Container)怎么用?

    谈到BDC(Block DesignContainer)就不得不提IPI(IP Integrator).IPI常被翻译为"IP集成器",也是有道理的.它提供了一种"图形化 ...

  • 【精品博文】Vivado中IP的使用方法

    【精品博文】Vivado中IP的使用方法

  • 【精品博文】vivado中几种仿真

    关于BSP--BSP全称board support package,一般翻译为板级支持包,它主要是在系统上电后进行一些基本的初始化,BSP一般是和特定的硬件平台以及操作系统相关的.在大多数情况下,BS ...

  • 【精品博文】Vivado中使用逻辑分析仪ILA

    一个双肩背包 有多难? 戳一下试试看! →_→ 长摁识别 FPGA综合出来的电路都在芯片内部,基本上是没法用示波器或者逻辑分析仪器去测量信号的,所以xilinx等厂家就发明了内置的逻辑分析仪.在viv ...

  • 【精品博文】Vivado中综合实现和出bit文件

    赢一个双肩背包 有多难? 戳一下试试看! →_→ 长摁识别 接上一节的把IP搭建成原理图,这节说下综合实现和出bit文件. 各Block都搭建完成后,选中这个bd右键,Generate Output ...

  • 【精品博文】Vivado中将verilog代码封装成IP

    赢一个双肩背包 有多难? 戳一下试试看! →_→ 长摁识别 Xilinx的Vivado采用原理图的设计方式,比较直观适合大型项目,我们自己的code都需要封装成user IP. 这里主要介绍怎么把多个 ...

  • 【精品博文】让自己的开发板出现在Vivado工作流程中

    赢一个双肩背包 有多难? 戳一下试试看! →_→ 长摁识别 版权声明: 本文由博主"cuter"发布.欢迎转载,但不得擅自更改博文内容,也不得用于任何盈利目的.转载时不得删除作者简 ...

  • 【精品博文】在vivado中定制一键仿真工具

    当用modelsim对每一个新的工程进行仿真时,都要进行仿真参数的设置,感觉挺不方便的.那么能不能把这些参数的设置和启动仿真做成一键式完成呢?在vivado中完全是可以实现的,不得不承认它的强大啊.呵 ...

  • 【精品博文】基于Vivado的外设ZYNQ7 IP设置

    创建完新的工程后,就需要进行IP的设置,今天要讲的是ZYNQ7 的IP设计,具体如下: 1.在导航器设计框,选择创建块设计 2.在创建块设计输入子系统的名称 3.直接点击Vivado IP工作流,选择 ...

  • 【精品博文】聊一聊数字电路中时钟抖动

    随着通信系统中的时钟速率迈入GHz级,抖动这个在模拟设计中十分关键的因素,也开始在数字设计领域中日益得到人们的重视.在高速系统中,时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率.不仅如此 ...